半导体元件及其制造方法与流程

本发明涉及一种半导体元件及其制造方法。

背景技术：

在存储器产品中，非挥发性存储器(non-volatile memory)具有可进行多次数据的存入、读取或抹除等操作且存入的数据在断电后也不会消失的优点，因此已成为许多电子产品中必须具备的存储元件。

一般而言，非挥发性存储器包括选择晶体管(select transistor)以及多个存储单元(memory cell)。为了使选择晶体管具有低的操作电压以易于开关，通常在选择晶体管中会使用较薄的栅介电层。然而，较薄的栅介电层无法承受在邻近存储单元所施加的高电压。若是为了承受存储单元的高电压而在选择晶体管中使用较厚的栅介电层，将会导致所需的操作电压升高。因此，如何维持选择晶体管具有较低的操作电压，并使选择晶体管可承受邻近存储单元所施加的高电压，为当前所需研究的课题。

技术实现要素：

本发明的目的在于提供一种半导体元件及其制造方法，可使选择晶体管具有较低的操作电压，并可同时承受在邻近存储单元所施加的高压。

为达上述目的，本发明提供一种半导体元件。半导体元件包括衬底、存储元件以及选择晶体管。存储元件位于衬底上。选择晶体管位于衬底上且与存储元件电连接。选择晶体管包括选择栅极、第一介电层以及第二介电层。选择栅极位于所述衬底上。第一介电层具有第一厚度且位于选择栅极与衬底之间。第二介电层具有第二厚度且位于选择栅极与衬底之间，并与第一介电层相邻。第一介电层比第二介电层邻近存储元件。第一厚度大于第二厚度。

在本发明的一实施例中，第二厚度与第一厚度的比介于1/10至2/3之间。

在本发明的一实施例中，第一厚度介于60埃至160埃之间。

在本发明的一实施例中，第二厚度介于16埃至40埃之间。

在本发明的一实施例中，第一介电层的长度大于第一介电层与第二介电层的长度总和的1/5。

在本发明的一实施例中，第一介电层的长度介于第一介电层与第二介电层的长度总和的1/5至1/2之间。

在本发明的一实施例中，存储元件包括控制栅极以及电荷存储层。控制栅极位于衬底上。电荷存储层位于控制栅极与衬底之间。

在本发明的一实施例中，选择栅极的长度大于控制栅极的长度。

在本发明的一实施例中，半导体元件还包括第一掺杂区、第二掺杂区以及第三掺杂区。第一掺杂区位于相邻的两个选择栅极之间的衬底中。第二掺杂区位于选择栅极与控制栅极之间的衬底中。第三掺杂区位于控制栅极未与选择栅极相邻的一侧的衬底中。

在本发明的一实施例中，半导体元件还包括阱区，位于衬底中。第一掺杂区、第二掺杂区以及第三掺杂区位于阱区中。阱区为第一导电型；第一掺杂区、第二掺杂区以及第三掺杂区为第二导电型。

本发明提供一种半导体元件的制造方法，包括以下步骤。提供衬底。在衬底上形成图案化的电荷存储材料层，图案化的电荷存储材料层具有第一开口，裸露出衬底。在第一开口裸露的衬底上形成第一介电材料层。在衬底上形成掩模层，掩模层具有第二开口，裸露出第一介电材料层。以掩模层为掩模，移除第二开口裸露的第一介电材料层，以形成图案化的第一介电材料层，图案化的第一介电材料层具有第三开口，裸露出衬底。移除掩模层。在第三开口裸露的衬底上形成第二介电材料层。在衬底上形成至少两个控制栅极，并在控制栅极之间形成至少两个选择栅极。每一选择栅极覆盖部分图案化的第一介电材料层与部分第二介电材料层。每一控制栅极覆盖部分电荷存储材料层。移除未被选择栅极覆盖的图案化的第一介电材料层与第二介电材料层，以形成至少两个第一介电层以及至少两个第二介电层。移除未被控制栅极覆盖的图案化的电荷存储材料层，以形成至少两个电荷存储层。每一第一介电层具有第一厚度，每一第二介电层具有第二厚度，第一厚度大于第二厚度。

在本发明的一实施例中，制造方法还包括以下步骤。在相邻的两个选择栅极之间的衬底中形成第一掺杂区。在每一选择栅极与相邻的控制栅极之间的衬底中分别形成第二掺杂区。在每一控制栅极未与选择栅极相邻的一侧的衬底中分别形成第三掺杂区。

在本发明的一实施例中，制造方法还包括在衬底中形成阱区。第一掺杂区、第二掺杂区以及第三掺杂区位于阱区中。阱区为第一导电型；第一掺杂区、第二掺杂区以及第三掺杂区为第二导电型。

在本发明的一实施例中，第一介电层的长度大于第一介电层与第二介电层长度总和的1/5。

本发明提供一种半导体元件的制造方法，包括以下步骤。提供衬底，衬底包括第一区、第二区以及第三区，其中第二区位于第一区与第三区之间。在衬底的第一区上形成图案化的电荷存储材料层。在衬底的第二区上形成图案化的第一介电材料层，图案化的第一介电材料层与图案化的电荷存储材料层相邻。在衬底的第三区上形成第二介电材料层。在衬底上形成选择栅极以及控制栅极。选择栅极覆盖部分图案化的第一介电材料层与部分第二介电材料层。控制栅极覆盖部分图案化的电荷存储材料层。移除未被选择栅极覆盖的图案化的第一介电材料层与第二介电材料层，以形成第一介电层以及第二介电层。移除未被控制栅极覆盖的图案化的电荷存储材料层，以形成电荷存储层。第一介电层具有第一厚度，第二介电层具有第二厚度，第一厚度大于第二厚度。

在本发明的一实施例中，制造方法还包括以下步骤。在选择栅极未与控制栅极相邻的一侧的衬底中形成第一掺杂区。在选择栅极与控制栅极之间的衬底中形成第二掺杂区。在控制栅极未与选择栅极相邻的一侧的衬底中形成第三掺杂区。

在本发明的一实施例中，制造方法还包括在衬底中形成阱区。第一掺杂区、第二掺杂区以及第三掺杂区位于阱区中。阱区为第一导电型；第一掺杂区、第二掺杂区以及第三掺杂区为第二导电型。

在本发明的一实施例中，第一介电层的长度大于第一介电层与第二介电层长度总和的1/5。

基于上述，本发明提供的选择晶体管包括第一介电层以及第二介电层。第一介电层具有第一厚度，第二介电层具有第二厚度，且第一厚度大于第二厚度。如此一来，厚度较小的第二介电层可使选择晶体管具有较低的操作电压。再者，本发明较厚的第一介电层邻近存储元件，因此，当选择晶体管具有低操作电压的同时，承受邻近存储元件所施加的高电压。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1为本发明的一实施例所绘示的半导体元件的剖面示意图；

图2A至图2H为本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图；

图3A至图3F为本发明的另一实施例所绘示的半导体元件的制造方法的剖面示意图。

符号说明

10：衬底

11：阱区

12：电荷存储层

12a、12c：氧化层

12b：氮化层

13：图案化的电荷存储材料层

13a、13c：图案化的氧化层

13b：图案化的氮化层

14：第一介电材料层

14a：图案化的第一介电材料层

15：第一介电层

16：第二介电材料层

17：第二介电层

18：导体材料层

18a：选择栅极

18b：控制栅极

21：衬层

22：淡掺杂漏极

24：口袋型掺杂区

26a、26b：间隙壁

28：第一掺杂区

30：第二掺杂区

32：第三掺杂区

34：金属硅化物

40、42：掩模层

41、43、45：开口

50：选择栅极堆叠结构

60：控制栅极堆叠结构

100、200、300：半导体元件

101、201、301：选择晶体管

102、202、302：存储元件

t1、t2：厚度

L、L1：长度

I、II、III：区

具体实施方式

图1为依照本发明的一实施例所绘示的半导体元件的剖面示意图。

请参照图1，半导体元件100包括衬底10、选择晶体管101以及存储元件102。选择晶体管101以及存储元件102位于衬底10上，且两者电连接。在一实施例中，半导体元件100包括衬底10、选择晶体管101以及多数个存储元件102，选择晶体管101位于多数个存储元件102的一侧。

衬底10的材料例如是半导体材料。半导体材料例如是包括硅、硅化锗或是其他由化学周期表上三五族(Ⅲ/Ⅴ)元素、二六族(Ⅱ/Ⅵ)元素所组成的半导体化合物。衬底10可包括离子注入区域。在一实施例中，衬底10中包括阱区11。阱区11可为第一导电型。阱区11例如是N型阱区(N-type well)、N型埋入层(N+buried layer)、N型注入(N-implant)或其组合的堆叠。阱区11的掺质例如是磷或砷。

存储元件102可以是任何可以存储数据的元件。在一实施例中，存储元件102包括控制栅极18b、电荷存储层12、间隙壁26b、第二掺杂区30以及第三掺杂区32。控制栅极18b位于衬底10上。控制栅极18b的材料包括多晶硅、金属、金属硅化物或其组合。电荷存储层12位于衬底10上，且位于控制栅极18b与衬底10之间。电荷存储层12例如是由氧化层12a/氮化层12b/氧化层12c(Oxide-Nitride-Oxide,简称ONO)所构成的复合层，此复合层可包括三层或更多层。或者，电荷存储层12可以是浮置栅极(floating gate)，其材料例如包括是多晶硅、掺杂多晶硅。电荷存储层12也可以是用来存储电荷的其他半导体结构。电荷存储层12的厚度例如是介于90埃至200埃之间。控制栅极18b与电荷存储层12构成控制栅极堆叠结构60。间隙壁26b位于控制栅极堆叠结构60的侧壁上。间隙壁26b的材料例如是氧化硅、氮化硅或其组合。

第二掺杂区30与第三掺杂区32位于控制栅极堆叠结构60的两侧的阱区11中。更具体地说，第二掺杂区30位于选择栅极18a与控制栅极18b之间的阱区11中。第三掺杂区32位于控制栅极18b未与选择栅极18a相邻的一侧的阱区11中。在一实施例中，第二掺杂区30与第三掺杂区32分别做为漏极与源极。第二掺杂区30以及第三掺杂区32可为第二导电型。第二导电型例如是P型。在一实施例中，第二掺杂区30以及第三掺杂区32的掺质例如是硼或是二氟化硼。

选择晶体管101包括选择栅极18a、第一介电层15、第二介电层17、间隙壁26a、第一掺杂区28以及第二掺杂区30。选择栅极18a位于衬底10上，与控制栅极18b相邻。选择栅极18a的材料包括多晶硅、金属、金属硅化物或其组合。选择栅极18a的长度与控制栅极18b的长度可以相同或不相同。在一实施例中，选择栅极18a的长度大于控制栅极18b的长度。

第一介电层15与第二介电层17相邻，位于衬底10上，且位于选择栅极18a与衬底10之间。第一介电层15与第二介电层17的材料例如是氧化硅、氮化硅、氮氧化硅或是介电常数大于4的高介电常数材料。第一介电层15比第二介电层17邻近存储元件102。第一介电层15具有第一厚度t1，第二介电层17具有第二厚度t2。第一介电层15的第一厚度t1大于第二介电层17的第二厚度t2。在一实施例中，第一介电层15的第一厚度t1介于60埃至160埃之间；第二介电层17的第二厚度t2介于16埃至40埃之间。在另一实施例中，第二介电层17的第二厚度t2与第一介电层15的第一厚度t1的比介于1/10至2/3之间。此外，在本发明的一实施例中，第一介电层15的长度L1大于第一介电层15与第二介电层17的长度总和L的1/5。在本发明的另一实施例中，第一介电层15的长度L1介于第一介电层15与第二介电层17的长度总和L的1/5至1/2之间。

选择栅极18a、第一介电层15以及第二介电层17构成选择栅极堆叠结构50。间隙壁26a位于选择栅极堆叠结构50的侧壁上。间隙壁26a的材料例如是氧化硅、氮化硅或其组合。

第一掺杂区28与第二掺杂区30位于选择栅极堆叠结构50的两侧的阱区11中。更具体地说，第一掺杂区28位于选择栅极18a未与控制栅极18b相邻的一侧的阱区11中。第二掺杂区30为共用掺杂区，位于选择栅极18a与控制栅极18b之间的阱区11中。在一实施例中，第一掺杂区28与第二掺杂区30分别做为选择晶体管101的源极与漏极；第二掺杂区30、第三掺杂区32分别做为存储元件102的漏极与源极。第一掺杂区28与第二掺杂区30可为第二导电型。第二导电型例如是P型。在一实施例中，第一掺杂区28与第二掺杂区30的掺质例如是硼或是二氟化硼。

在一实施例中，选择晶体管101与存储元件102更可分别包括衬层21、金属硅化物34、淡掺杂漏极(lightly doped drain,简称LDD)22以及口袋型掺杂区(pocket implant regions)24。衬层21可分别位于间隙壁26a和选择栅极堆叠结构50之间以及间隙壁26b和控制栅极堆叠结构60之间。衬层21的材料例如是氧化硅、氮化硅或其组合。金属硅化物34可位于选择栅极18a、控制栅极18b、第一掺杂区28与第三掺杂区32上方。金属硅化物34的材料例如是硅化钴、硅化镍、硅化钛、硅化铜、硅化钼、硅化钽、硅化钨、硅化铒、硅化锆、硅化铂或其组合。淡掺杂漏极22可分别位于选择栅极堆叠结构50与控制栅极堆叠结构60两侧的衬底10中。淡掺杂漏极22可为第二导电型，例如是P型。口袋型掺杂区24可位于淡掺杂漏极22下方的衬底10中。口袋型掺杂区24可为第一导电型，例如是N型。在一实施例中，可根据选择晶体管101与存储元件102所需，分别调整淡掺杂漏极22与口袋型掺杂区24的掺杂浓度。

值得注意的是，本发明的选择晶体管101包括厚度不同的第一介电层15与第二介电层17。由于邻近存储元件102的第一介电层15的较厚，因此可承受邻近存储元件102所施加的高电压。而由于第二介电层17较薄，则可使选择晶体管101具有较低的操作电压。

在一实验例中，第一介电层15的厚度为125埃，第二介电层17的厚度为35埃，且第一介电层15及第二介电层17的总长度为0.35μm的条件下，当较厚的第一介电层15的长度为0.12μm时，此半导体元件的驱动能力(driving capability)优于经薄化(thin down)后具有单一厚度(120埃)的介电层的半导体元件的驱动能力，如此一来可省去薄化的制作工艺。

此外，在另一实验例中，第一介电层15的厚度为125埃，第二介电层17的厚度为35埃，且第一介电层15及第二介电层17的总长度为0.35μm。当较厚的第一介电层15的长度大于0.12μm时，即可有效提升选择晶体管中的栅介电层的电压耐受性，使选择晶体管101可承受6V或更高的电压。再者，当较厚的第一介电层15的长度大于0.12μm时，随着第一介电层15的长度的增加，选择晶体管101的电压耐受性可趋于稳定。

另外，在又一实验例中，第一介电层15的厚度为125埃，第二介电层17的厚度为35埃，将较厚的第一介电层15的长度固定为0.20μm，但改变第二介电层17的长度。从实验结果可知，假设半导体元件的漏电流为0.1μA，第一介电层15及第二介电层17的总长度为0.24μm至0.35μm，且将第一介电层15的长度维持在0.20μm，此选择晶体管可承受-7.5V或以上的电压。

图2A至图2H为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图。

请参照图2A，提供衬底10。接着，在衬底10中形成阱区11。形成阱区11的方法包括例如是对衬底10进行离子注入制作工艺，将具有P型或N型的离子注入衬底10中。在一实施例中，阱区11例如是N型阱区。然后，在衬底10上形成图案化的电荷存储材料层13。图案化的电荷存储材料层13包括氮化层，例如是氮化硅层。图案化的电荷存储材料层13可以是单层，或是多层所构成的复合层。在一实施例中，图案化的电荷存储材料层13例如是由图案化的氧化层13a/图案化的氮化层13b/图案化的氧化层13c所构成的复合层，此复合层可包括三层或更多层。图案化的电荷存储材料层13的形成方法包括例如是利用化学气相沉积法或热氧化法在衬底10上形成电荷存储材料层，再对电荷存储材料层进行光刻及蚀刻制作工艺以形成图案化的电荷存储材料层13。图案化的电荷存储材料层13具有第一开口41，裸露出阱区11。

之后，请参照图2B，在第一开口41所裸露的阱区11上形成第一介电材料层14。第一介电材料层14例如是氧化硅、氮化硅、氮氧化硅或是介电常数大于4的高介电常数材料。形成第一介电材料层14的方法例如是热氧化法或化学气相沉积法。第一介电材料层14具有第一厚度t1。接着，在衬底10上形成掩模层40。掩模层40具有第二开口43，裸露出部分第一介电材料层14。掩模层40的材料例如是光致抗蚀剂。

请参照图2B及图2C，以掩模层40为掩模，进行蚀刻制作工艺，移除第二开口43所裸露的第一介电材料层14，以形成图案化的第一介电材料层14a。蚀刻制作工艺例如是各向异性蚀刻法，如干式蚀刻法。干式蚀刻法可以是等离子体蚀刻、反应性离子蚀刻等。图案化的第一介电材料层14a具有第三开口45，裸露出阱区11。之后，移除掩模层40。

请参照图2C及图2D，在第三开口45裸露的阱区11上形成第二介电材料层16。第二介电材料层16例如是氧化硅、氮化硅、氮氧化硅或是介电常数大于4的高介电常数材料。形成第二介电材料层16的方法例如是热氧化法或化学气相沉积法。第二介电材料层16具有第二厚度t2。第一介电材料层14的第一厚度t1大于第二介电材料层16的第二厚度t2。在一实施例中，第一介电材料层14的第一厚度t1是介于115埃至125埃之间；第二介电材料层16的第二厚度t2是介于35埃至40埃之间。

请参照图2E及图2F，在衬底10上形成导体材料层18。导体材料层18可以利用化学气相沉积法或溅镀法来形成。导体材料层18例如是多晶硅、金属、金属硅化物或其组合。之后，在导体材料层18上形成掩模层42。掩模层42的材料例如是光致抗蚀剂。然后，以掩模层42为掩模，进行蚀刻制作工艺，以形成图案化的导体材料层18。之后，移除掩模层42。

请继续参照图2F，图案化的导体材料层18包括至少两个选择栅极18a以及至少两个控制栅极18b。并且，上述至少两个选择栅极18a位于上述至少两个控制栅极18b之间。在一实施例中，选择栅极18a例如是位于最外侧的控制栅极18b的一侧。每一选择栅极18a覆盖部分图案化的第一介电材料层14a与部分第二介电材料层16。每一控制栅极18b覆盖部分图案化的电荷存储材料层13。

请参照图2F及图2G，移除未被选择栅极18a覆盖的图案化的第一介电材料层14a与第二介电材料层16，以形成至少两个选择栅极堆叠结构50。每一选择栅极堆叠结构50包括选择栅极18a、第一介电层15以及第二介电层17。同时，移除未被控制栅极18b覆盖的图案化的电荷存储材料层13，以形成至少两个控制栅极堆叠结构60。每一控制栅极堆叠结构60包括控制栅极18b以及电荷存储层12。电荷存储层12例如是由氧化层12a/氮化层12b/氧化层12c所构成的复合层。上述移除的方法例如是利用各向异性蚀刻法，如干式蚀刻法。

请参照图2H，在一实施例中，可进行热制作工艺，以修复蚀刻制作工艺对选择栅极18a以及控制栅极18b的材料的破坏。在进行热制作工艺之后，在每一选择栅极堆叠结构50的侧壁上以及每一控制栅极堆叠结构60的侧壁上分别形成了衬层21。

接着，可选择性地在选择栅极堆叠结构50与控制栅极堆叠结构60两侧的衬底10中分别形成淡掺杂漏极22及口袋型掺杂区24。形成淡掺杂漏极22及口袋型掺杂区24的方法包括例如是分别对衬底10进行离子注入制作工艺。然后，在每一选择栅极堆叠结构50的侧壁上以及每一控制栅极堆叠结构60的侧壁上分别形成间隙壁26a及间隙壁26b。形成间隙壁26a及间隙壁26b的方法包括在衬底10上利用化学气相沉积法共形地形成间隙壁材料层。之后，进行各向异性蚀刻制作工艺，移除部分间隙壁材料层，以在每一选择栅极堆叠结构50的侧壁上以及每一控制栅极堆叠结构60的侧壁上分别形成间隙壁26a及间隙壁26b。

其后，在相邻的两个选择栅极18a之间的阱区11中形成第一掺杂区28。在相邻的选择栅极18a与控制栅极18b之间的阱区11中分别形成第二掺杂区30。并且，在控制栅极18b未与选择栅极18a相邻的一侧的阱区11中分别形成第三掺杂区32。形成第一掺杂区28、第二掺杂区30以及第三掺杂区32的方法包括可利用离子注入法将掺质注入于衬底10之后，再通过进行回火制作工艺来形成之。

之后，可以选择性地在每一选择栅极18a以及每一控制栅极18b的上方分别形成金属硅化物34。形成金属硅化物34的方法包括例如是利用自行对准金属硅化物(self-align silicide,简称salicide)制作工艺。在一实施例中，还可选择性地在第一掺杂区28与第三掺杂区32上方形成金属硅化物34。

至此，形成了半导体元件200，其包括选择晶体管201以及存储元件202。选择晶体管201与存储元件202分别位于衬底10上且彼此共用第二掺杂区30。

上述为依照本发明的一实施例的半导体元件200的制造方法。然而，本发明的半导体元件的制造方法不以此为限。举例而言，本发明的另一实施例的半导体元件300的制造方法如下所述。

图3A至图3F为依照本发明的另一实施例所绘示的半导体元件的制造方法的剖面示意图。在以下描述的半导体元件300中，与半导体元件200相同的构件以相同的标号表示。并且，相同构件的材料以及制造方法如半导体元件200的制造方法中所述，在下文中不再加以赘述。

请参照图3A，提供衬底10。衬底10包括第一区I、第二区II以及第三区III。第二区II介于第一区I与第三区III之间。接着，在衬底10中形成阱区11。阱区11可为第一导电型。在一实施例中，阱区11例如是N型。然后，在衬底10的第一区I上形成图案化的电荷存储材料层13。图案化的电荷存储材料层13例如是由图案化的氧化层13a/图案化的氮化层13b/图案化的氧化层13c所构成的复合层。之后，在衬底10的第二区II及第三区III上形成第一介电材料层14，与图案化的电荷存储材料层13相邻。第一介电材料层14例如是具有上述第一厚度t1。接着，在衬底10的第一区I及第二区II上形成掩模层40。

请参照图3A及图3B，以掩模层40为掩模，进行蚀刻制作工艺，移除第三区III上的第一介电材料层14，裸露出第三区III的衬底10，并在第二区II的衬底10上形成图案化的第一介电材料层14a。之后，移除掩模层40。在衬底10的第三区III上形成第二介电材料层16。第二介电材料层16例如是具有上述第二厚度t2。

请参照图3C及图3D，在衬底10上形成导体材料层18。之后，在导体材料层18上形成掩模层42。并以掩模层42为掩模，进行蚀刻制作工艺，以形成图案化的导体材料层18。然后，移除掩模层42。图案化的导体材料层18包括选择栅极18a以及控制栅极18b。选择栅极18a覆盖部分图案化的第一介电材料层14a与部分第二介电材料层16。控制栅极18b覆盖部分图案化的电荷存储材料层13。在一实施例中，选择栅极18a的长度大于控制栅极18b的长度。

请参照图3E，移除未被选择栅极18a覆盖的图案化的第一介电材料层14a与第二介电材料层16，以形成选择栅极堆叠结构50。选择栅极堆叠结构50包括选择栅极18a、第一介电层15以及第二介电层17。同时，移除未被控制栅极18b覆盖的图案化的电荷存储材料层13，以形成控制栅极堆叠结构60。控制栅极堆叠结构60包括控制栅极18b以及电荷存储层12。在一实施例中，电荷存储层12例如是由氧化层12a/氮化层12b/氧化层12c所构成的复合层。

请参照图3F，可在选择栅极堆叠结构50的侧壁上以及控制栅极堆叠结构60的侧壁上分别形成衬层21。并且，可选择性地在选择栅极堆叠结构50与控制栅极堆叠结构60两侧的衬底10中分别形成淡掺杂漏极22或口袋型掺杂区24。淡掺杂漏极22可为第二导电型；口袋型掺杂区24可为第一导电型。在一实施例中，淡掺杂漏极22例如是P型；口袋型掺杂区24例如是N型。然后，在每一选择栅极堆叠结构50的侧壁上以及每一控制栅极堆叠结构60的侧壁上分别形成间隙壁26a及间隙壁26b。

其后，在选择栅极18a未与控制栅极18b相邻的一侧的衬底10中形成第一掺杂区28。在选择栅极18a与控制栅极18b之间的衬底10中形成第二掺杂区30。并且，在控制栅极18b未与选择栅极18a相邻的一侧的衬底10中形成第三掺杂区32。上述第一掺杂区28、第二掺杂区30以及第三掺杂区32位于阱区11中。第一掺杂区28、第二掺杂区30以及第三掺杂区32为第二导电型。在一实施例中，第一掺杂区28、第二掺杂区30以及第三掺杂区32例如是P型。之后，在选择栅极18a以及控制栅极18b的上方分别形成金属硅化物34。在一实施例中，还可选择性地在第一掺杂区28与第三掺杂区32的衬底10上方形成金属硅化物34。

至此，形成了半导体元件300，其包括选择晶体管301以及存储元件302。选择晶体管301与存储元件302分别位于衬底10上且彼此电连接。

在现有的半导体元件以及本发明的一实施例进行编程(程式化)和抹除周期操作的耐受性测试。现有的半导体元件包括具有单一厚度的介电层的选择晶体管，其中介电层的长度为0.18μm，厚度为120埃。现有的半导体元件在进行1000次的编程及抹除周期操作后，其编程的电压约为3.11V，抹除的电压约为0.65V，上述半导体元件的编程电流降至约为34.7μA，抹除电流约为18.5μA。

本发明的半导体元件包括选择晶体管，其包括第一介电层及第二介电层。在本发明的半导体元件中，第一介电层及第二介电层的厚度分别为125埃及35埃。第一介电层及第二介电层的总长度为0.24μm，其中较厚的第一介电层的长度为0.20μm。本发明的半导体元件在进行1000次的编程及抹除周期操作后，其编程的电压降至约为3.35V，抹除的电压约为0.8V，本发明的半导体元件的编程电流降至约为45.0μA，抹除电流约为21.8μA。

由上述结果可知，本发明的半导体元件包括具有不同厚度的介电层的选择晶体管，可以承受1000次的编程及抹除周期操作，且可达到与上述现有半导体元件相当的效能，其包括具有单一厚度的选择晶体管，并可获得约7μA的电流提升。

综上所述，在本发明的半导体元件中，选择晶体管包括具有第一厚度的第一介电层以及具有第二厚度的第二介电层，且第一介电层的第一厚度大于第二介电层的第二厚度。由于第二介电层较薄，使选择晶体管具有较低的操作电压，进而增加选择晶体管的开关速度。再者，位于较邻近存储元件的第一介电层较第二介电层厚，因此，当选择晶体管在具备低操作电压的同时，也可承受邻近存储单元所施加的高电压，以维持产品性能。除此之外，在相同耐受次数下，本发明的半导体元件可获得较大的电流提升，即可以在相同低操作电压下可获得较大的电流。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。