半导体静电放电保护元件的制作方法

本发明涉及一种半导体静电放电(electrostaticdischarge，以下简称为esd)保护元件，其是涉及一种双向(dualdirection)半导体esd保护元件。

背景技术：

随着科技进步，集成电路制作工艺技术也随之不断精进，因此各种电子电路可积集/形成于单一芯片上。目前集成电路芯片可区分为核心电路与输入/输出电路，并且核心电路与输入/输出电路分别使用不同大小的电压源来驱动。为了要使核心电路与输入/输出电路能接收外界的电压源，集成电路芯片上会设有导电的电源连接垫以及输入/输出连接垫。

然而，芯片在封装、测试、运输、加工、等过程中，这些连接垫也很容易因为与外界的静电电源接触，其所带来的过量电荷会在极短时间内进入或传导至芯片内部，进而导致芯片内部电路的损毁，这种现象即为所谓的静电放电。为了解决此一问题，业界通常会在内部电路与i/o接脚之间设置一esd保护装置，其必须在静电放电的脉冲(pulse)未到达内部电路之前先行启动，以迅速地消除过高的电压，减少静电放电现象所导致的破坏。

当esd保护元件/电路两端跨压大于其触发电压(triggervoltage，vt1)时，骤回击穿(snapbackbreakdown)即发生，同时将电压箝制于一较低电位。当静电放电防护元件进入骤回击穿后，元件两端需维持一定的跨压，以维持元件的导通状态，此电压称为该元件的骤回击穿维持电压(holdingvoltage)。而在设计esd保护元件时，除了上述触发电压与维持电压之外，尚有击穿电压(breakdownvoltage，bv)的考虑。举例来说，若电路操作信号低于esd保护元件/电路击穿电压范围，将会使得esd元件的本体二极管(bodydiode)导通，造成内部电路的错误，而这种状况更容易发生在电路操作信号为负值时。

因此，目前仍需要一种双向半导体esd保护元件。

技术实现要素：

是以，本发明之一目的在于提供一种双向半导体esd保护元件。

根据本发明的权利要求，提供一种半导体esd保护元件，该半导体esd保护元件包含有一基底、一设置于该基底内的第一隔离结构、一设置于该基底上且覆盖部分该第一隔离结构的栅极、一设置于该栅极的一第一侧的该基底内的源极区域、以及一设置于该栅极的一第二侧的该基底内的漏极区域，且该第一侧与该第二侧为该栅极的相对两侧。该基底与该漏极区域包含有一第一导电型态，而该源极区域包含一第二导电型态，且该第二导电型态与该第一导电型态互补(complementary)。

根据本发明所提供的半导体esd保护元件，通过栅极以及具有互补导电型态的源极区域与漏极区域构成一穿隧晶体管(tunneltransistor)，而源极区域与漏极区域还分别作为此半导体esd保护电路的阴极与阳极。因此，当正向esd脉冲到达时，静电电流自作为阳极的漏极区域流向作为阴极的源极区域。而当负向esd脉冲到达时，静电电流则自作为阴极的源极区域流向作为阳极的漏极区域。更重要的是，本发明可在不增加元件面积的前提下，成功地建构出双向半导体esd保护元件。

附图说明

图1为本发明所提供的半导体esd保护元件的一第一较佳实施例的布局结构示意图；

图2为第一较佳实施例所提供的半导体esd保护元件的示意图，且为图1中沿a-a’切线的剖面示意图；

图3与图4为本发明所提供的半导体esd保护电路的一电路图；

图5为第一较佳实施例的一变化型的剖面示意图；

图6为本发明所提供的半导体esd保护元件的一第二较佳实施例的布局结构示意图；

图7为第一较佳实施例所提供的半导体esd保护元件的示意图，且为图6中沿b-b’切线的剖面示意图；

图8为本发明所提供的一半导体esd保护元件布局结构的一第三较佳实施例的示意图。

主要元件符号说明

100、100’、200、300半导体静电放电保护元件

102、202、302基底

104、204埋藏层

106、206、306深阱区

108、208、308防护环

110、210、310栅极

110a、210a、310a栅极线

110b、210b、310b栅极线

112、212栅极介电层

114、214栅极导电层

116a、216a、316a第一侧

116b、216b、316b第二侧

120、220、320第一隔离结构

122、222、322第二隔离结构

130、230、330第一阱区

132、232、332第二阱区

140s、240s、340s源极区域

140d、140d’、240d、340d漏极区域

142、242、342掺杂区

244掺杂区

i/o输入/输出连接垫

gnd接地连接垫

a-a’、b-b’切线

具体实施方式

熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本发明的特征，故以下公开的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的图示是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的揭露不应指限定于已下图是公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。

此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，是指该组成元件直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直皆形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所公开的当某一组成元件「形成」在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。

另外，本发明中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位而定。

请参阅图1与图2，其中图1为本发明所提供的半导体esd保护元件的一第一较佳实施例的布局结构示意图，图2为该第一较佳实施例所提供的半导体esd保护元件的示意图，且为图1中沿a-a’切线的剖面示意图。如图1与图2所示，本较佳实施例所提供的半导体esd保护元件100包含有一基底102(示于图2)，且基底102包含有一第一导电型态。基底102包含有一埋藏层104(也示于图2)，埋藏层104包含有一第二导电型态，且第二导电型态与该第一导电型态互补(complementary)。在本较佳实施例中，第一导电型态为p型，而第二导电型态为n型。然而，熟悉该项技术的人士应知，在本发明的其他实施例中，第一导电型态可以是n型，而第二导电型态可以是p型。基底102内还形成有一深阱区106，且深阱区106包含第二导电型态。此外，如图2所示，埋藏层104设置于深阱区106下方，且接触深阱区106的底部。半导体esd保护元件100还包含有一防护环(guardring)108，设置于基底102内，且防护环108如图1所示，环绕整个半导体esd保护元件100。此外，防护环108包含第一导电型态。

请继续参阅图1与图2。半导体esd保护元件100还包含一栅极110，设置于基底102上，尤其是设置于深阱区106内的基底102上。在本较佳实施例中，栅极110还包含一栅极线110a与一栅极线110b，但不限于此。栅极线110a与栅极线110b分别包含一栅极介电层112与一栅极导电层114(示于图2)，由于栅极介电层112与栅极导电层114的材料则为熟悉该项技术的人士所知，故于此不予赘述。半导体esd保护元件100还包含一第一隔离结构120与一第二隔离结构122，设置于基底102内。在本较佳实施例中，第一隔离结构120与第二隔离结构122可包含浅沟隔离(shallowtrenchisolation，以下简称为sti)结构，但不限于此。如图1与图2所示，栅极110覆盖部分第一隔离结构120。详细地说，栅极110的栅极线110a与栅极线110b分别覆盖部分第一隔离结构120。

请仍然参阅图1与图2。半导体esd保护元件100尚包含一第一阱区130与一第二阱区132，设置于基底102，尤其是深阱区106之内。且如图1与图2所示，第一阱区130设置于栅极线110a与栅极线110b之间，而第二阱区132则设置于第一隔离结构120与第二隔离结构122之间。此外，第一阱区130与第二阱区132皆通过深阱区106而与埋藏层104隔离。第一阱区130包含有第一导电型态，而第二阱区132包含有第二导电型态。换句话说，任一栅极线110a或110b的两侧皆设置有包含互补导电型态的阱区。半导体保护元件100还包含有一源极区域140s与一漏极区域140d。源极区域140s设置于栅极线110a/栅极线110b的一第一侧116a的基底102内，尤其是设置于第一阱区130内；而漏极区域140d设置于栅极线110a/栅极线110b的一第二侧116b的基底102内，尤其是设置于第二阱区132内，且如图2所示，第二侧116b与第一侧116a为栅极110a/栅极110b的相对二侧。如前所述，第一阱区130与第二阱区132形成深阱区106内，故源极区域140s与漏极区域140d也形成于深阱区106内。如图1所示，本较佳实施例的第一侧116a为栅极线110a与栅极线110b之间的区域，而源极区域140s以及第一阱区130即设置于栅极线110a与栅极线110b之间，故源极区域140s作为半导体esd保护元件100的共用源极(commonsource)，而漏极区域140d与第二阱区132设置于第一隔离结构120与第二隔离结构122之间。更重要的是，源极区域140s包含第二导电型态，而漏极区域140d包含第一导电型态。换句话说，本较佳实施例所提供的半导体esd保护元件100中，任一栅极线110a或110b的两侧，藉设置有导电型态互补的源极区域140s与漏极区域140d。另外，半导体esd保护元件100还包含一掺杂区142，设置于源极区域140s之内，即设置于第一阱区130之内。掺杂区142包含有第一导电型态，且掺杂区142的一掺杂浓度与漏极区域140d的一掺杂浓度相同。如图1与图2所示，漏极区域140d电连接至一连接垫，例如一输入/输出连接垫i/o，源极区域140s以及掺杂区142则皆电连接至一接地连接垫gnd。

接下来请同时参阅图2至图4，其中图3～图4为本发明所提供的半导体esd保护电路的一电路图。根据本较佳实施例所提供的半导体esd保护元件100，通过栅极110的栅极线110a、110b分别与具有互补导电型态的源极区域140s与漏极区域140d构成一穿隧晶体管，与接地连接垫gnd电连接的源极区域140s以及掺杂区142作为此半导体esd保护电路的阴极，而与输入/输出连接垫i/o电连接的漏极区域140d则作为此半导体esd保护电路的阳极。因此如图3所示，当正向esd脉冲到达时，包含有第一导电型态的漏极区域140d、包含有第二导电型态的第二阱区132与深阱区106、包含有第一导电型态的第一阱区130以及包含有第二导电型态的源极区域140s构成一pnpn型硅控整流器(siliconcontrolledrectifier，以下简称为scr)。而静电电流即由作为阳极的漏极区域140d经由第二阱区132、深阱区106、第一阱区130流至作为阴极的源极区域140s，并通过接地连接垫gnd排除，且此scr的击穿电压可达38v以上。如图4所示，当负向esd脉冲到达时，包含有第一导电型态的掺杂区142与第一阱区130、包含有第二导电型态的深阱区106与第二阱区132、以及包含有第一导电型态的漏极区域140d则构成一pnp-bjt。而静电电流则自作为阴极的掺杂区142经由第一阱区130、深阱区106、第二阱区132流向作为阳极的漏极区域140d，且此pnp-bjt的击穿电压可达-11v。

根据本发明所提供的半导体esd保护元件100，通过栅极110a/110b以及具有互补导电型态的源极区域140s与漏极区域140d构成一穿隧晶体管，而源极区域140s与漏极区域140d还分别作为半导体esd保护电路的阴极与阳极。因此，不论是正向或是负向的esd事件发生，本较佳实施例所提供的半导体esd保护元件100皆可有效地提供排除静电电流的管道。更重要的是，本发明可在不增加元件面积的前提下，成功地建构出双向半导体esd保护元件100。

另外请参阅图5，图5为本较佳实施例的一变化型的示意图。首先须知的是，在本变化型中，与前述第一较佳实施例相同的组成元件包含相同的元件符号，且可包含相同的导电类型与空间结构，故该多个细节于此不再赘述。本变化型所提供的一半导体esd保护元件100’与前述实施例不同之处在于：本变化型提供的半导体esd保护元件100’包含一漏极区域140d’，漏极区域140d’也包含第一导电型态，但值得注意的是，本变化型所提供的漏极区域140d’通过第二阱区132而与第一隔离结构120以及第二隔离结构122分离，如图5所示。

根据本变化型所提供的半导体esd保护元件100’，除可在不增加元件面积的前提下，成功地建构出双向半导体esd保护元件，还可通过第二阱区132分离漏极区域140d’以及第一隔离结构120/第二隔离结构122，是以可将可能集中(crowding)在第一隔离结构120与漏极区域140d’的电场外推，以避免电场集中在第一隔离结构120与漏极区域140d’而导致漏电。简单地说，本变化型所提供的半导体esd保护元件100’还可提升元件的稳定性(robustness)。

请参阅图6与图7，其中图6为本发明所提供的半导体esd保护元件的一第二较佳实施例的布局结构示意图，图7为该第二较佳实施例所提供的半导体esd保护元件的示意图，且为图6中沿b-b’切线的剖视图。如图6与图7所示，本较佳实施例所提供的半导体esd保护元件200包含有一基底202(示于图7)，且基底202包含有一第一导电型态。基底202包含有一埋藏层204(也示于图7)，埋藏层204包含有一第二导电型态，且第二导电型态与该第一导电型态互补。在本较佳实施例中，在本较佳实施例中，第一导电型态为p型，而第二导电型态为n型。然而，熟悉该项技术的人士应知，在本发明的其他实施例中，第一导电型态可以是n型，而第二导电型态可以是p型。基底202内还形成有一深阱区206，且深阱区206包含第二导电型态。此外，如图7所示，埋藏层204设置于深阱区206下方，且接触深阱区206的底部。半导体esd保护元件200还包含有一防护环208，设置于基底202内，且防护环208如图6所示，环绕整个半导体esd保护元件200。此外，防护环208包含第一导电型态。

请继续参阅图6与图7。半导体esd保护元件200还包含一栅极210，设置于基底202上，尤其是设置于深阱区206内的基底202上。在本较佳实施例中，栅极210还包含一栅极线210a与一栅极线210b，但不限于此。栅极线210a与栅极线210b分别包含一栅极介电层212与一栅极导电层214(示于图7)，由于栅极介电层与栅极导电层的材料则为熟悉该项技术的人士所知，故于此不予赘述。半导体esd保护元件200还包含一第一隔离结构220与一第二隔离结构222，设置于基底202内。在本较佳实施例中，第一隔离结构220与第二隔离结构222可包含sti结构，但不限于此。如图6与图7所示，栅极210。详细地说，栅极210的栅极线210a与栅极线210b分别覆盖部分第一隔离结构220。

请仍然参阅图6与图7。半导体保护元件200尚包含一第一阱区230与一第二阱区232，设置于基底202，尤其是深阱区206之内。且如图6与图7所示，第一阱区230设置于栅极线210a与栅极线210b之间，而第二阱区232则设置于第一隔离结构220与第二隔离结构222之间。此外，第一阱区230与第二阱区232皆通过深阱区206与埋藏层204隔离。第一阱区230包含有第一导电型态，而第二阱区232包含有第二导电型态。换句话说，任一栅极线210a或210b的两侧皆设置有包含互补导电型态的阱区。半导体esd保护元件200还包含有一源极区域240s与一漏极区域240d。源极区域240s设置于栅极线210a/栅极线210b的一第一侧216a的基底202内，尤其是设置于第一阱区230内；而漏极区域240d设置于栅极线210a/栅极线210b的一第二侧216b的基底202内，尤其是设置于第二阱区232内，且如图7所示，第二侧216b与第一侧216a为栅极210a/栅极210b的相对二侧。如前所述，第一阱区230与第二阱区232形成深阱区206内，故源极区域240s与漏极区域240d也形成于深阱区206内。如图6所示，本较佳实施例的第一侧216a为栅极线210a与栅极线210b之间的区域，而源极区域240s以及第一阱区230即设置于栅极线210a与栅极线210b之间，故源极区域240s作为半导体esd保护元件200的共用源极，而漏极区域240d与第二阱区232设置于第一隔离结构220与第二隔离结构222之间。更重要的是，源极区域240s包含第二导电型态，而漏极区域240d包含第一导电型态。换句话说，本较佳实施例所提供的半导体esd保护元件200中，任一栅极线210a或210b的两侧，藉设置有导电型态互补的源极区域240s与漏极区域240d。另外，半导体esd保护元件200还包含一掺杂区242，设置于源极区域240s之内，即设置于第一阱区230之内。掺杂区242包含有第一导电型态，且掺杂区242的一掺杂浓度与漏极区域240d的一掺杂浓度相同。值得注意的是，本较佳实施例所提供的半导体esd保护元件200还包含一掺杂区244，设置于第二阱区232之内，而漏极区域240d即设置于掺杂区244之内。更重要的是，漏极区域240d通过掺杂区244而与第二阱区232分离，且漏极区域240d还通过第二掺杂区244而与第一隔离结构230以及第二隔离结构232分离，如图6与图7所示。掺杂区244包含第一导电型态，换句话说漏极区域240d与掺杂区244包含相同的导电型态，但掺杂区域244的一掺杂浓度小于漏极区域240d的一掺杂浓度。如图6与图7所示，漏极区域240d电连接至一连接垫，例如一输入/输出连接垫i/o，源极区域240s以及掺杂区242则皆电连接至一接地连接垫gnd。

接下来请同时参阅图3、图4与图7。根据本较佳实施例所提供的半导体esd保护元件200，通过栅极210的栅极线210a/210b分别与具有互补导电型态的源极区域240s与漏极区域240d构成一穿隧晶体管。与接地连接垫gnd电连接的源极区域240s以及掺杂区242作为此半导体esd保护电路的阴极，而与输入/输出连接垫i/o电连接的漏极区域240d则作为此半导体esd保护电路阳极。因此如图3与图7所示，当正向esd脉冲到达时，包含有第一导电型态的漏极区域240d与掺杂区244、包含有第二导电型态的第二阱区232与深阱区206、包含有第一导电型态的第一阱区230以及包含有第二导电型态的源极区域240s构成一pnpn型硅控整流器scr。而静电电流即由作为阳极的漏极区域240d经由掺杂区244、第二阱区232、深阱区206、第一阱区230流至作为阴极的源极区域240d，并通过接地连接垫gnd排除。如图4与图7所示，当负向esd脉冲到达时，包含有第一导电型态的掺杂区242与第一阱区230、包含有第二导电型态的深阱区206与第二阱区232、以及包含有第一导电型态的掺杂区244与漏极区域240d则构成一pnp-bjt。而静电电流则自作为阴极的掺杂区242经由第一阱区230、深阱区206、第二阱区232、掺杂区244流向作为阳极的漏极区域240d。

更重要的是，本较佳实施例可通过掺杂浓度低于漏极区域240d的掺杂区244调整漏极区域240d与第二阱区232之间的击穿电压。详细地说，由于掺杂区244的掺杂浓度低于漏极区域240d，在漏极端形成一具有浓度梯度的型态，因此可拉升漏极区域240d与第二阱区232之间的击穿电压。

根据本发明所提供的半导体esd保护元件200，通过栅极210与具有互补导电型态的源极区域240s与漏极区域240d构成一穿隧晶体管，而源极区域240s与漏极区域240d还分别作为半导体esd保护电路的阴极与阳极。因此，不论是正向或是esd事件发生，本较佳实施例所提供的半导体esd保护元件200皆可有效地提供排除静电电流的管道。此外，本较佳实施例所提供的半导体esd保护元件200还可通过掺杂区244的设置调整击穿电压。更重要的是，本发明可在不增加元件面积的前提下，成功地建构出双向半导体esd保护元件200。

请参阅图8，图8是本发明所提供的半导体esd保护元件的一第三较佳实施例的布局结构示意图。如图8所示，本较佳实施例所提供的半导体esd保护元件300包含有一基底302，且基底302包含有一第一导电型态。基底302包含有一埋藏层(图未示)，埋藏层包含有一第二导电型态，且第二导电型态与该第一导电型态互补。在本较佳实施例中，在本较佳实施例中，第一导电型态为p型，而第二导电型态为n型。然而，熟悉该项技术的人士应知，在本发明的其他实施例中，第一导电型态可以是n型，而第二导电型态可以是p型。基底302内还形成有一深阱区306，且深阱区306包含第二导电型态。此外，埋藏层设置于深阱区306下方，且接触深阱区306的底部。半导体esd保护元件300还包含有一防护环308，设置于基底302内，且防护环308如图8所示，环绕整个半导体esd保护元件300。此外，防护环308包含第一导电型态。

请继续参阅图8。半导体esd保护元件300还包含一栅极310，设置于基底302上，尤其是设置于深阱区306内的基底302上。在本较佳实施例中，栅极310还包含一栅极线310a与一栅极线310b，但不限于此。栅极线310a与栅极线310b分别包含一栅极介电层与一栅极导电层，由于栅极介电层与栅极导电层的材料则为熟悉该项技术的人士所知，故于此不予赘述。半导体esd保护元件300还包含一第一隔离结构320与一第二隔离结构322，设置于基底302内。在本较佳实施例中，第一隔离结构320与第二隔离结构322可包含sti结构，但不限于此。如图8所示，栅极310覆盖部分第一隔离结构320。详细地说，栅极310的栅极线310a与栅极线310b分别覆盖部分第一隔离结构320。

请仍然参阅图8。半导体保护元件300尚包含一第一阱区330一第二阱区332，设置于基底302，尤其是深阱区306之内。根据本较佳实施例，第二阱区332设置于栅极线310a与栅极线310b之间，而第一阱区330则设置于第一隔离结构320与第二隔离结构322之间，如图8所示。此外，第一阱区330与第二阱区332皆通过深阱区306与埋藏层隔离。第一阱区330包含有第一导电型态，而第二阱区332包含有第二导电型态。换句话说，任一栅极线310a或310b的两侧皆设置有包含互补导电型态的阱区。半导体esd保护元件300还包含有一源极区域340s与一漏极区域340d。源极区域340s设置于栅极线310a/栅极线310b的一第一侧316a的基底302内，尤其是设置于第一阱区330内；而漏极区域340d设置于栅极线310a/栅极线310b的一第二侧316b的基底302内，尤其是设置于第二阱区332内，且如图8所示，第二侧316b与第一侧316a为栅极线310a/栅极线310b的相对二侧。如前所述，第一阱区330与第二阱区332形成深阱区306内，故源极区域340s与漏极区域340d也形成于深阱区306内。如图8所示，本较佳实施例的第二侧316b为栅极线310a与栅极线310b之间的区域，而漏极区域340d以及第二阱区332即设置于栅极线310a与栅极线310b之间，故漏极区域340d作为半导体esd保护元件300的共用漏极(commondrain)，而源极区域340s与第一阱区330设置于第一隔离结构320与第二隔离结构322之间。更重要的是，源极区域340s包含第二导电型态，而漏极区域340d包含第一导电型态。换句话说，本较佳实施例所提供的半导体esd保护元件300中，任一栅极线310a或310b的两侧，藉设置有导电型态互补的源极区域340s与漏极区域340d。另外，半导体esd保护元件300还包含一掺杂区342，设置于源极区域340s之内，即设置于第一阱区330之内。掺杂区342包含有第一导电型态，且掺杂区342的一掺杂浓度与漏极区域340d的一掺杂浓度相同。漏极区域340d电连接至一连接垫，例如一输入/输出连接垫i/o，源极区域340s以及掺杂区342则皆电连接至一接地连接垫gnd。

根据本发明所提供的半导体esd保护元件300，通过栅极310的栅极线310a与310b分别与具有互补导电型态的源极区域340s与漏极区域340d构成一穿隧晶体管，而源极区域340s与漏极区域340d还分别作为半导体esd保护电路的阴极与阳极。因此，不论是正向或是esd事件发生，本较佳实施例所提供的半导体esd保护元件300皆可有效地提供排除静电电流的途径。更重要的是，本发明可在不增加元件面积的前提下，成功地建构出双向半导体esd保护元件300。

综上所述，根据本发明所提供的半导体esd保护元件，通过栅极与具有互补导电型态的源极区域与漏极区域构成一穿隧晶体管，而源极区域与漏极区域还分别作为半导体esd保护电路的阴极与阳极。因此，当正向esd脉冲到达时，静电电流自作为阳极的漏极区域流向作为阴极的源极区域。而当负向esd脉冲到达时，静电电流则自作为阴极的源极区域流向作为阳极的漏极区域。也就是说，本发明可在不增加元件面积的前提下，成功地建构出双向半导体esd保护元件。此外，本较佳实施例不仅可用于包含共用源极的半导体esd保护元件，也可用于包含共用漏极的半导体esd保护元件，故更增加了产品弹性(productflexibility)。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。