半导体测试结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体测试结构及其形成方法。

背景技术：

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂层。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂层；位于源漏掺杂层表面的器件导电插塞。

通常，为了监测鳍式场效应晶体管的工艺缺陷，需要表征鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻特性。通过所表征的接触电阻特性判断鳍式场效应晶体管中是否存在缺陷。在器件区形成鳍式场效应晶体管的过程中，在测试区形成半导体测试结构。采用所述半导体测试结构的特性来表征鳍式场效应晶体管的特性。

然而，现有技术中半导体测试结构不能精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻特性。

技术实现要素：

本发明解决的问题是提供一种半导体测试结构及其形成方法，以精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻特性。

为解决上述问题，本发明提供一种半导体测试结构，包括：半导体衬底，半导体衬底包括一个或多个测试区；鳍部，位于测试区的半导体衬底上；当所述测试区为多个时，相邻测试区的鳍部电学隔离；测试单元，分别位于测试区的半导体衬底上；所述测试单元包括：第一栅极结构，横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面；外延层，位于所述第一栅极结构两侧的鳍部顶部表面和侧壁表面；导电插塞，横跨所述鳍部、且位于所述第一栅极结构两侧外延层的顶部表面和侧壁表面。

可选的，所述第一栅极结构包括：第一栅介质层和位于所述第一栅介质层上的第一栅电极层，所述第一栅介质层横跨鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面。

可选的，所述第一栅介质层的材料为氧化硅；所述第一栅电极层的材料为多晶硅。

可选的，所述半导体衬底还包括多个隔离区，所述测试区位于相邻的隔离区之间；所述半导体测试结构还包括：隔离层，分别位于隔离区的半导体衬底上，所述隔离层覆盖鳍部在垂直于鳍部延伸方向且平行于半导体衬底表面方向上的侧壁。

可选的，还包括：第二栅极结构，位于所述隔离层上且分别覆盖隔离层两侧的部分鳍部；所述外延层位于第一栅极结构和第二栅极结构之间。

可选的，所述第二栅极结构包括：第二栅介质层和位于所述第二栅介质层上的第二栅电极层，所述第二栅介质层位于所述隔离层上且分别横跨隔离层两侧的部分鳍部。

可选的，所述测试单元的数量为50个～10000个。

可选的，所述导电插塞包括位于所述第一栅极结构一侧的第一导电插塞和位于所述第一栅极结构另一侧的第二导电插塞；当所述测试区为多个时，多个测试单元串联连接，一个测试单元中的第一导电插塞和相邻测试单元中的第二导电插塞电学连接。

可选的，还包括：第一连接键，位于第一导电插塞上且与第一导电插塞连接；第二连接键，位于第二导电插塞上且与第二导电插塞连接。

可选的，当所述测试区为多个时，一个测试单元中的第一导电插塞和相邻测试单元中的第二导电插塞相邻。

可选的，当所述测试单元为一个时，一个测试单元构成测试单元组；当所述测试单元为多个时，多个测试单元构成测试单元组；所述半导体测试结构还包括：第一金属层，分别位于所述测试单元组两端的第一连接键和第二连接键上。

可选的，所述测试区为多个；所述半导体测试结构还包括：第二金属层，位于相邻的第一连接键和第二连接键上，且所述第二金属层和相邻的第一连接键和第二连接键连接，所述相邻的第一连接键和第二连接键分别位于相邻的测试单元中。

可选的，还包括：隔离结构，位于半导体衬底上，所述隔离结构覆盖鳍部在平行于鳍部延伸方向上的部分侧壁；所述第一栅极结构还位于隔离结构上；所述导电插塞还位于隔离结构上。

可选的，所述半导体衬底还包括一个或多个器件区，所述器件区的半导体衬底上分别具有器件鳍部；当所述器件区为多个时，相邻的器件区鳍部电学隔离。

可选的，还包括：器件栅极结构，横跨器件鳍部、覆盖器件鳍部的部分侧壁表面和部分顶部表面；源漏掺杂层，位于器件栅极结构两侧的器件鳍部顶部表面和侧壁表面；器件导电插塞，横跨所述器件鳍部、且位于所述器件栅极结构两侧源漏掺杂层的顶部表面和侧壁表面；所述器件区的半导体衬底、器件鳍部、器件栅极结构、源漏掺杂层和器件导电插塞构成鳍式场效应晶体管。

本发明还提供一种半导体测试结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括一个或多个测试区，测试区的半导体衬底上分别具有鳍部；当所述测试区为多个时，相邻测试区的鳍部电学隔离；形成测试单元，所述测试单元分别位于测试区的半导体衬底上；形成所述测试单元的方法包括：形成横跨所述鳍部的第一栅极结构，所述第一栅极结构覆盖鳍部的部分侧壁表面和部分顶部表面；在所述第一栅极结构两侧的鳍部顶部表面和侧壁表面形成外延层；形成导电插塞，所述导电插塞横跨所述鳍部、且位于所述第一栅极结构两侧外延层的顶部表面和侧壁表面。

可选的，所述半导体衬底还包括多个隔离区，所述测试区位于相邻的隔离区之间；隔离区的半导体衬底上具有隔离层，所述隔离层覆盖鳍部在垂直于鳍部延伸方向且平行于半导体衬底表面方向上的侧壁。

可选的，还包括：在隔离层上、以及隔离层两侧的部分鳍部上形成第二栅极结构；在所述第一栅极结构和第二栅极结构之间的鳍部顶部表面和侧壁表面形成所述外延层。

可选的，还包括：形成所述外延层后，在所述半导体衬底和鳍部上形成层间介质层，所述层间介质层覆盖第一栅极结构的侧壁；在所述层间介质层中形成开口，所述开口暴露出外延层的顶部表面和侧壁表面；在所述开口中形成所述导电插塞。

可选的，所述半导体衬底还包括一个或多个器件区，所述器件区的半导体衬底上分别具有器件鳍部；当所述器件区为多个时，相邻的器件区鳍部电学隔离；所述半导体测试结构的形成方法还包括：形成所述第一栅极结构的同时，形成横跨器件鳍部的器件栅极结构，器件栅极结构覆盖器件鳍部的部分侧壁表面和部分顶部表面；在所述外延层的同时，在所述器件栅极结构两侧的器件鳍部顶部表面和侧壁表面形成源漏掺杂层；形成所述导电插塞的同时，形成器件导电插塞，所述器件导电插塞横跨器件鳍部、且位于所述器件栅极结构两侧源漏掺杂层的顶部表面和侧壁表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体测试结构中，各个测试单元包括第一栅极结构，所述第一栅极结构能够限定外延层的形成空间。待测试的鳍式场效应晶体管中包括器件栅极结构、位于器件栅极结构两侧器件区鳍部顶部表面和侧壁表面的源漏掺杂层、以及位于源漏掺杂层侧壁表面和顶部表面的器件导电插塞。测试单元和待测试的鳍式场效应晶体管在同一制程工艺中形成。由于测试单元中具有和器件栅极结构对应的第一栅极结构，因此在垂直于鳍部延伸方向上，能够避免相邻鳍部上的外延层连接在一起，使得测试单元中外延层的表面形貌接近待测试的鳍式场效应晶体管中源漏掺杂层的形貌。从而使得测试单元中导电插塞和外延层之间的接触电阻，接近待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。因此所述半导体测试结构能够精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

本发明技术方案提供的半导体测试结构的形成方法中，形成了第一栅极结构，所述第一栅极结构能够限定外延层的形成空间。测试单元和待测试的鳍式场效应晶体管在同一制程工艺中形成。在形成第一栅极结构的同时形成待测试的鳍式场效应晶体管中的器件栅极结构；在形成外延层的同时，形成待测试的鳍式场效应晶体管中的源漏掺杂层，所述源漏掺杂层位于器件栅极结构两侧器件鳍部顶部表面和侧壁表面；在形成导电插塞的同时形成待测试的鳍式场效应晶体管中的器件导电插塞，器件导电插塞位于源漏掺杂层顶部表面和侧壁表面。由于在测试单元中形成了和器件栅极结构对应的第一栅极结构，因此在垂直于鳍部延伸方向上，能够避免相邻鳍部上的外延层连接在一起，使得测试单元中外延层的表面形貌接近待测试的鳍式场效应晶体管中源漏掺杂层的形貌。从而使得测试单元中导电插塞和外延层之间的接触电阻，接近待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。因此所述半导体测试结构能够精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

附图说明

图1是一种半导体测试结构的结构示意图；

图2为沿着图1中切割线M-M1获得的半导体测试结构的剖面图；

图3是本发明一实施例中半导体测试结构的结构示意图；

图4为沿着图3中切割线A-A1获得的半导体测试结构的剖面图；

图5为沿着图3中切割线B-B1获得的半导体测试结构的剖面图；

图6至图13为本发明一实施例中半导体测试结构形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的半导体测试结构不能精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

结合参考图1和图2，图1是一种半导体测试结构的结构示意图，图2为沿着图1中切割线M-M1获得的剖面图，半导体测试结构包括：半导体衬底100；鳍部110，位于半导体衬底100上；多个测试单元10，位于半导体衬底100和鳍部110上；测试单元10包括：外延层111，覆盖鳍部110的顶部表面和侧壁表面；导电插塞120，横跨鳍部110、且覆盖外延层111的表面；多个测试单元串联连接，其中，相邻的且分别位于不同测试单元中的导电插塞120电学连接。

利用半导体测试结构表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

待测试的鳍式场效应晶体管包括：器件鳍部；器件栅极结构，横跨器件鳍部；源漏掺杂层，位于器件鳍部两侧的器件鳍部顶部表面和侧壁表面；器件导电插塞，位于源漏掺杂层顶部表面和侧壁表面。

半导体测试结构工作时，在多个测试单元10构成的测试单元组的两端的导电插塞120上施加测试电压源V1，获得工作电流I1。根据测试电压源V1和工作电流I1的比值获得测试总电阻R1。

测试总电阻R1主要包括：外延层111和导电插塞120之间的接触电阻Rc1、半导体测试结构中鳍部110的电阻Rq1。其中半导体测试结构中鳍部110的电阻Rq1通过经验值获取。

外延层111和导电插塞120之间的接触电阻Rc1根据测试总电阻R1和半导体测试结构中鳍部110的电阻Rq1之差而获得。

然而，上述半导体测试结构不能精确表征待测试鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻，经研究发现，原因在于：

半导体测试结构用于测试多种半导体器件的电阻特性。半导体测试结构和待测试的半导体器件在同一制程中形成。一种半导体器件为所述鳍式场效应晶体管。当半导体器件为所述鳍式场效应晶体管时，由于工艺设计的半导体测试结构中没有和待测试鳍式场效应晶体管对应的器件栅极结构，因此在形成半导体测试结构中的外延层时，外延层的生长空间没有得到相应的限制，导致所述半导体测试结构中的外延层和待测试鳍式场效应晶体管中的源漏掺杂层的形貌和位置存在较大差异。具体的，在同一测试单元中，分别位于垂直于鳍部延伸方向上的相邻鳍部表面的外延层会连接在一起。而在待测试鳍式场效应晶体管中，分别位于垂直于器件鳍部延伸方向上的相邻器件鳍部表面的源漏掺杂层并没有连接在一起。

由于半导体测试结构中，分别位于垂直于鳍部延伸方向上的相邻鳍部表面的外延层会连接在一起，因此导致半导体测试结构中导电插塞仅和外延层的顶部表面接触，导电插塞和外延层的接触面积相对于待测试鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触面积的差别较大。半导体测试结构中导电插塞和外延层的接触电阻相对于鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻的差别较大。因此半导体测试结构不能精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

在此基础上，本发明提供一种半导体测试结构，包括：半导体衬底，半导体衬底包括一个或多个测试区；鳍部，位于测试区的半导体衬底上；当所述测试区为多个时，相邻测试区的鳍部电学隔离；测试单元，分别位于测试区的半导体衬底上；所述测试单元包括：第一栅极结构，横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面；外延层，位于所述第一栅极结构两侧的鳍部顶部表面和侧壁表面；导电插塞，横跨所述鳍部、且位于所述第一栅极结构两侧外延层的顶部表面和侧壁表面。

所述半导体测试结构中，各个测试单元包括第一栅极结构，所述第一栅极结构能够限定外延层的形成空间。由于测试单元中具有和器件栅极结构对应的第一栅极结构，因此在垂直于鳍部延伸方向上，能够避免相邻鳍部上的外延层连接在一起，使得测试单元中外延层的表面形貌接近待测试的鳍式场效应晶体管中源漏掺杂层的形貌。从而使得测试单元中导电插塞和外延层之间的接触电阻，接近待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。因此所述半导体测试结构能够精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

结合参考图3、图4和图5，图4为沿着图3中切割线A-A1获得的半导体测试结构的剖面图，图5为沿着图3中切割线B-B1获得的半导体测试结构的剖面图，所述半导体测试结构包括：

半导体衬底200，半导体衬底200包括一个或多个测试区；

鳍部210，位于测试区的半导体衬底200上；

当所述测试单元20为多个时，相邻测试区20的鳍部210电学隔离；

测试单元，分别位于测试区的半导体衬底200上；

所述测试单元20包括：

第一栅极结构220，横跨所述鳍部210、覆盖鳍部210的部分侧壁表面和顶部表面；

外延层230，位于所述第一栅极结构220两侧的鳍部210顶部表面和侧壁表面；

导电插塞240，横跨所述鳍部210、且位于所述第一栅极结构220两侧外延层230的顶部表面和侧壁表面；

所述半导体衬底200为后续形成半导体测试结构提供工艺平台。

本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底还可以是多晶硅或非晶硅。所述半导体衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。

所述半导体衬底200还包括多个隔离区，所述测试区位于相邻的隔离区之间。

一个测试单元20中的鳍部210的数量为一个或多个。当在一个测试单元20中鳍部210的数量为多个时，一个测试单元20中鳍部210的排列方向垂直于所述鳍部210的延伸方向。

本实施例中，不同测试单元20中的鳍部210的延伸方向平行。

所述鳍部210的材料为单晶锗、单晶硅或单晶锗化硅。

所述半导体测试结构还包括位于半导体衬底200上的隔离结构201，所述隔离结构201覆盖鳍部210在平行于鳍部210延伸方向上的部分侧壁，所述隔离结构201的顶部表面低于所述鳍部210的顶部表面。所述隔离结构201用于电学隔离测试单元20中相邻的鳍部210。

所述隔离结构201的材料为氧化硅。

所述第一栅极结构220横跨所述鳍部210、覆盖鳍部210的部分侧壁表面和部分顶部表面。所述第一栅极结构220还位于隔离结构201上。

所述第一栅极结构220包括第一栅介质层和位于第一栅介质层上的第一栅电极层。所述第一栅介质层横跨鳍部210，第一栅介质层位于部分隔离结构201表面、覆盖鳍部210的部分顶部表面和部分侧壁表面。

所述第一栅介质层的材料为氧化硅。第一栅电极层的材料为多晶硅。

在其它实施例中，所述第一栅极结构的侧壁还具有第一侧墙。所述第一栅极结构的顶部表面还具有第一保护层。所述第一侧墙和第一保护层的材料为氮化硅、氮氧化硅或碳氮化硅。相应的，所述外延层位于第一栅极结构和第一侧墙两侧的鳍部顶部表面和侧壁表面。

所述导电插塞240的材料为金属，如钨、铝或铝化钛。

所述导电插塞240还位于隔离结构201上。

所述导电插塞240包括位于所述第一栅极结构220一侧的第一导电插塞和位于所述第一栅极结构220另一侧的第二导电插塞。

当所述测试区为多个时，多个测试单元20串联连接，一个测试单元20中的第一导电插塞和相邻测试单元中20的第二导电插塞电学连接。

本实施例中，当所述测试区为多个时，对于相邻的测试单元20，一个测试单元20中的第一导电插塞和另一个测试单元20中的第二导电插塞相邻。

所述测试单元20的数量为10个～10000个。本实施例中，所述测试单元20的数量为50个～10000个。

本实施例中，以所述测试单元20的数量为两个作为示例。

所述半导体测试结构还包括：隔离层250，分别位于隔离区的半导体衬底200上，所述隔离层250覆盖鳍部210在垂直于鳍部210延伸方向且平行于半导体衬底200表面方向上的侧壁。所述隔离层250的顶部表面高于或齐平于所述鳍部210的顶部表面。本实施例中，以所述隔离层250的顶部表面高于所述鳍部210的顶部表面为示例进行说明。

所述隔离层250的材料为氧化硅。

所述半导体测试结构还包括：第二栅极结构221，位于隔离层250上、且分别覆盖隔离层250两侧的部分鳍部210；所述外延层230位于第一栅极结构220和第二栅极结构221之间。

所述第二栅极结构221包括第二栅介质层和位于所述第二栅介质层上的第二栅电极层。所述第二栅介质层位于所述隔离层250上且分别横跨隔离层250两侧的部分鳍部210。

所述第二栅介质层的材料为氧化硅；所述第二栅电极层的材料为多晶硅。

所述半导体测试结构还包括：层间介质层(未图示)，所述层间介质层位于隔离结构201和鳍部210上，覆盖第一栅极结构220和第二栅极结构221的侧壁。

所述层间介质层还覆盖所述外延层230。所述导电插塞240位于所述层间介质层中。所述层间介质层的材料为氧化硅、氮氧化硅或碳氧化硅。

所述半导体测试结构还包括：顶层介质层(未图示)，所述顶层介质层覆盖层间介质层和导电插塞240；第一连接键，位于顶层介质层中且位于第一导电插塞上，第一连接键与第一导电插塞连接；第二连接键，位于顶层介质层中且位于第二导电插塞上，第二连接键与第二导电插塞连接。

所述顶层介质层的材料为氧化硅、氮氧化硅或碳氧化硅。

所述第一连接键和所述第二连接键的材料为钨、铝或铝化钛。

本实施例中，当所述测试单元20为一个时，一个测试单元20构成测试单元组；当测试单元20为多个时，多个测试单元20构成测试单元组。

所述半导体测试结构还包括：还包括：第一金属层，分别位于所述测试单元组两端的第一连接键和第二连接键上。

当所述测试单元的数量为多个时，所述半导体测试结构还包括：第二金属层，位于相邻的第一连接键和第二连接键上，且所述第二金属层和相邻的第一连接键和第二连接键连接，所述相邻的第一连接键和第二连接键分别位于相邻的测试单元20中。

所述测试单元组一端的第一导电插塞和所述测试单元组另一端的第二导电插塞用于电学连接测试电压源。

本实施例中，所述测试单元组一端的第一导电插塞通过第一连接键和第一金属层连接。所述测试单元组另一端的第二导电插塞通过第二连接键和第一金属层连接。所述测试单元组两端的第一金属层用于连接测试电压源。

本实施例中，所述第二金属层通过第一连接键和第一导电层连接，第二金属层通过第二连接键和第二导电层连接，从而实现相邻的测试单元20的串联连接。

本实施例中，所述半导体衬底200还包括一个或多个器件区，所述器件区的半导体衬底200上分别具有器件鳍部；当所述器件区为多个时，相邻的器件鳍部电学隔离。

所述半导体测试结构还包括：器件栅极结构(未图示)，横跨器件鳍部、覆盖器件鳍部的部分侧壁表面和部分顶部表面；源漏掺杂层(未图示)，位于器件栅极结构两侧的器件鳍部顶部表面和侧壁表面；器件导电插塞(未图示)，横跨所述器件鳍部、且位于所述器件栅极结构两侧源漏掺杂层的顶部表面和侧壁表面；所述器件区的半导体衬底200、器件鳍部、器件栅极结构、源漏掺杂层和器件导电插塞构成鳍式场效应晶体管。

测试单元和待测试的鳍式场效应晶体管在同一制程工艺中形成。

半导体测试结构能够精确表征待测试鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

半导体测试结构工作时，测试单元组的两端的导电插塞240上施加测试电压源V2，获得工作电流I2，第一栅极结构220上施加驱动电压以使第一栅极结构220底部的沟道打开，工作电流I2从一个测试单元20中第一栅极结构220一侧的第一导电插塞流经与第一导电插塞接触的外延层230，继而流经鳍部210至第一栅极结构220另一侧的第二导电插塞。且工作电流I2从一个测试单元20流经相邻的测试单元20。

根据测试电压源V2和工作电流I2的比值获得测试总电阻R2。

测试总电阻R2主要包括：外延层230和导电插塞240之间的接触电阻Rc2、半导体测试结构中鳍部210的电阻Rq2和第一栅极结构220底部的沟道电阻Rg。其中半导体测试结构中鳍部210的电阻Rq2均通过经验值获取。

Rc2＝R2-Rq2-Rg。

本发明实施例提供的半导体测试结构中，各个测试单元20包括第一栅极结构220，所述第一栅极结构220能够限定外延层230的形成空间。由于测试单元20中具有和器件栅极结构对应的第一栅极结构220，因此在垂直于鳍部210延伸方向上，能够避免相邻鳍部210上的外延层230连接在一起，使得测试单元中外延层230的表面形貌接近待测试的鳍式场效应晶体管中源漏掺杂层的形貌。从而使得测试单元20中导电插塞240和外延层230之间的接触电阻，接近待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。因此所述半导体测试结构能够精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

相应的，本发明另一实施例还提供一种半导体测试结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括一个或多个测试区，测试区的半导体衬底上分别具有鳍部；当所述测试区为多个时，相邻测试区的鳍部电学隔离；形成测试单元，所述测试单元分别位于测试区的半导体衬底上；形成所述测试单元的方法包括：形成横跨所述鳍部的第一栅极结构，所述第一栅极结构覆盖鳍部的部分侧壁表面和部分顶部表面；在所述第一栅极结构两侧的鳍部顶部表面和侧壁表面形成外延层；形成导电插塞，所述导电插塞横跨所述鳍部、且位于所述第一栅极结构两侧外延层的顶部表面和侧壁表面。

下面参考图6至图13具体介绍半导体测试结构的形成过程。

结合参考图6、图7和图8，图7为沿着图6中切割线C-C1获得的剖面图，图8为沿着图6中切割线C2-C3获得的剖面图，提供半导体衬底300，所述半导体衬底300包括多个隔离区和位于相邻隔离区之间的测试区。

所述半导体衬底300的作用和材料参照前述实施例中半导体衬底200的作用和材料。

本实施例中测试区的鳍部310的数量、排列方式和材料参照前述实施例中鳍部210的数量、排列方式和材料。

本实施例中，所述鳍部310通过图形化所述半导体衬底300而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。

所述测试区半导体衬底300上具有隔离结构301。所述隔离结构301的位置、材料和作用参照前述实施例中隔离结构201的位置、材料和作用。

所述隔离区半导体衬底300上具有隔离层302。所述隔离层302的位置和材料参照前述实施例中隔离层250的位置和材料。

形成所述隔离结构301和隔离层302的方法包括：在所述隔离区和测试区的半导体衬底300上形成覆盖鳍部310侧壁的隔离结构膜(未图示)；在所述隔离区的隔离结构膜上形成隔离层膜(未图示)；回刻蚀所述隔离层膜和隔离结构膜，使隔离区半导体衬底300上的隔离结构膜和隔离膜形成隔离层302，使测试区中的隔离结构膜形成隔离结构301。

接着，形成测试单元，所述测试单元分别位于测试区的半导体衬底300上。

当所述测试单元为一个时，一个测试单元构成测试单元组；当测试单元为多个时，多个测试单元构成测试单元组。

下面具体介绍形成测试单元的方法。

结合参考图9和图10，图9为在图7基础上的示意图，图10为在图8基础上的示意图，在所述测试区的半导体衬底300上分别形成横跨所述鳍部310的第一栅极结构320，所述第一栅极结构320覆盖鳍部310的部分侧壁表面和部分顶部表面。

本实施例中，还形成了第二栅极结构321，所述第二栅极结构321位于所述隔离层302上、且分别覆盖隔离层302两侧的部分鳍部310。

本实施例中，同时形成第一栅极结构320和第二栅极结构321。

形成所述第一栅极结构320和第二栅极结构321的方法包括：在所述隔离结构301、隔离层302、以及鳍部310上形成栅介质材料层(未图示)和位于栅介质材料层上的栅电极材料层(未图示)；在图形化所述隔离区的栅介质材料层和栅电极材料层的同时，图形化所述测试区的栅介质材料层和栅电极材料层，在测试区形成第一栅极结构320，在隔离层302上和隔离层302两侧的部分鳍部310上形成第二栅极结构321。

所述第一栅极结构320包括第一栅介质层和第一栅电极层。所述第二栅极结构321包括第二栅介质层和第二栅电极层。所述第一栅介质层、第一栅电极层、第二栅介质层和第二栅电极层的材料和位置参考前述实施例。

所述第一栅介质层和第二栅介质层对应所述栅介质材料层。所述第一栅电极层和第二栅电极层对应所述栅电极材料层。

在其它实施例中，可以在不同的工艺制程中形成第一栅极结构和第二栅极结构。

接着，继续结合参考图9和图10，在所述第一栅极结构320两侧的鳍部310顶部表面和侧壁表面形成外延层330。

形成所述外延层330的方法包括：在所述第一栅极结构320两侧的鳍部310中形成凹槽，在所述凹槽中、以及第一栅极结构320两侧的鳍部310侧壁表面外延生长源漏掺杂材料层，形成外延层330。

本实施例中，形成第一栅极结构320和第二栅极结构321后，在所述第一栅极结构320和第二栅极结构321之间的鳍部310侧壁表面和顶部表面形成所述外延层330。第一栅极结构320和第二栅极结构321共同限制源漏掺杂区330的生长空间。使得外延层330靠近第一栅极结构320一侧的形貌和靠近第二栅极结构321一侧的形貌的一致性较好。

结合参考图11和图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，形成所述外延层330后，在所述半导体衬底300和鳍部310上形成层间介质层350，所述层间介质层350覆盖第一栅极结构320的侧壁；在所述层间介质层350中形成开口(未图示)，所述开口暴露出外延层330的顶部表面和侧壁表面；在所述开口中形成导电插塞360。

所述导电插塞360包括位于第一栅极结构320一侧的第一导电插塞和位于第一栅极结构320另一侧的第二导电插塞。

本实施例中，当所述测试区为多个时，对于相邻的测试单元20，一个测试单元20中的第一导电插塞和另一个测试单元20中的第二导电插塞相邻。

所述测试单元20的数量为10个～10000个。本实施例中，所述测试单元20的数量为50个～10000个。

本实施例中，以所述测试单元20的数量为两个作为示例。

当所述测试单元为多个时，多个测试单元串联连接，一个测试单元中的第一导电插塞和相邻测试单元中的第二导电插塞电学连接。

所述层间介质层350和导电插塞360的材料参照前述实施例。

参考图13，图13为在图10基础上的示意图，在所述层间介质层350、第一栅极结构320、导电插塞360上形成顶层介质层370；在所述顶层介质层370中形成第一槽(未图示)和第二槽(未图示)，所述第一槽暴露出第一导电插塞的表面，所述第二槽暴露出第二导电插塞的表面；在所述第一槽中形成第一连接键381；在所述第二槽中形成第二连接键382；在所述测试单元组一端的第一连接键381和部分顶层介质层370上、以及所述测试单元组另一端的第一接连键381和部分顶层介质层370上分别形成第一金属层391。

所述顶层介质层370、第一连接键381和第二连接键382的材料参照前述实施例。

当所述测试单元的数量为多个时，所述半导体测试结构的形成方法还包括：在部分顶层介质层、以及相邻的第一连接键381和第二连接键382表面形成第二金属层392，所述相邻的第一连接键381和第二连接键382分别位于相邻的测试单元20中。

第一金属层391和第二金属层392电学隔离。

所述第一金属层和第二金属层的材料参照前述实施例。

所述半导体衬底还包括一个或多个器件区，所述器件区的半导体衬底上分别具有器件鳍部；当所述器件区为多个时，相邻的器件鳍部电学隔离。

所述半导体测试结构的形成方法还包括：形成所述第一栅极结构320的同时，形成横跨器件鳍部的器件栅极结构，器件栅极结构覆盖器件鳍部的部分侧壁表面和部分顶部表面；在所述外延层330的同时，在所述器件栅极结构两侧的器件鳍部顶部表面和侧壁表面形成源漏掺杂层；形成所述导电插塞360的同时，形成器件导电插塞，所述器件导电插塞横跨器件鳍部、且位于所述器件栅极结构两侧源漏掺杂层的顶部表面和侧壁表面。

本发明实施例提供的半导体测试结构的形成方法中，形成了第一栅极结构320，所述第一栅极结构320能够限定外延层的形成空间。由于在测试单元中形成了和器件栅极结构对应的第一栅极结构320，因此在垂直于鳍部310延伸方向上，能够避免相邻鳍部310上的外延层330连接在一起，使得测试单元中外延层330的表面形貌接近待测试的鳍式场效应晶体管中源漏掺杂层的形貌。从而使得测试单元中导电插塞360和外延层330之间的接触电阻，接近待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。因此所述半导体测试结构能够精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。