用于集成电路的晶体管以及成像系统的制作方法

本实用新型整体涉及用于集成电路的晶体管，具体地讲，涉及用于叠芯构型的晶体管，以及成像系统。

背景技术：

现代电子设备诸如移动电话、相机和计算机常常包括包含晶体管的集成电路。可在单个半导体晶片上或在粘合以形成堆叠式半导体晶片的多个半导体晶片上制造集成电路。单晶片和堆叠式晶片集成电路包括存储器、处理器和数字图像传感器。堆叠式晶片和叠芯集成电路包括彼此以3D构型堆叠的两个硅衬底。硅衬底中的一者或多者可包括绝缘体上硅(SOI)器件结构。图像传感器包括图像感测像素的二维阵列。每个像素通常包括光敏元件诸如光电二极管，该光敏元件接收入射光子(光)并将光子转化成电信号。已经开发了堆叠式成像系统的构型，在这些构型中，CMOS图像传感器管芯堆叠在数字信号处理器(DSP)的顶部，这样有助于使模拟图像传感器电路(诸如光电二极管结构)的形成以及数字像素晶体管电路的形成分到单独的集成电路管芯中。

在如Coudrain等人所述的一种常规堆叠式布置方式(参见“Towards a Three-Dimensional Back-Illuminated Miniaturized CMOS Pixel Technology using 100nm Inter-Layer Contacts”(使用100nm层间触点实现三维背照式小型化CMOS像素技术)，该文献以引用方式并入本文)中，背照式硅晶片以单片方式粘合到绝缘体上硅(SOI)像素晶体管。先在硅晶片中形成光电二极管，然后使该硅晶片粘合并减薄，以在光电二极管上方构造SOI像素晶体管。如果以这种方式形成，光电二极管上方的区域会被SOI像素晶体管占据(这限制了3D逻辑集成的金属线布线)，而且用于形成SOI晶体管的热循环可能对光电二极管的掺杂造成不利影响并且降低阱容量。此外，光电二极管和SOI像素晶体管受到相同CMOS处理限制的束缚。

在如Saraswat等人所述的另一种常规堆叠式布置方式(参见“3-Dimensional ICs:Motivation,Performance Analysis and Technology”(三维IC：动因、性能分析与技术)，该文献以引用方式并入本文)中，经过充分处理的像素晶片以粘合方式粘合到经过充分处理的模拟/数字伴随晶片。然而，以这种方式形成堆叠式图像系统成本较高，因为这两种晶片都需要昂贵的晶体管和金属工序、提供较差的晶片-晶片互连密度，而且需要使用大且深的硅穿孔连接件，这些连接件会影响滤色器阵列(CFA)的加工。

本文所述的实施例就是在这种背景下出现的。

技术实现要素：

根据本公开的一个方面，提供了一种用于集成电路的晶体管，所述晶体管包括：衬底，所述衬底具有第一表面和第二表面；栅极导体，所述栅极导体在所述衬底的所述第一表面上方形成；以及栅极端子触点，所述栅极端子触点形成在所述衬底的所述第二表面上方。

在一个实施例中，所述晶体管还包括：电介质层，所述电介质层插入在所述衬底与所述栅极端子触点之间。

在一个实施例中，所述晶体管还包括：第一浅沟槽隔离结构，所述第一浅沟槽隔离结构形成在所述衬底中，其中所述栅极端子触点穿过所述第一浅沟槽隔离结构耦接到所述栅极导体，并且其中所述第一浅沟槽隔离结构限定所述衬底的厚度。

在一个实施例中，所述晶体管还包括：第二浅沟槽隔离结构，所述第二浅沟槽隔离结构形成在所述衬底中并且具有与所述浅沟槽隔离结构不同的深度。

在一个实施例中，所述晶体管还包括：电介质层，所述电介质层插入在所述衬底与所述栅极端子触点之间，以及主体端子触点，所述主体端子触点形成在所述衬底的所述第二表面上方并且位于所述第二浅沟槽隔离结构正上方，其中所述主体端子触点具有基本等于所述电介质层的厚度的长度。

在一个实施例中，所述主体端子触点与所述栅极导体直接重叠。

在一个实施例中，所述晶体管还包括：源极-漏极扩散区，所述源极-漏极扩散区形成在所述衬底中并且在所述第一表面与所述第二表面之间延伸； 以及源极-漏极端子触点，所述源极-漏极端子触点形成在所述衬底的所述第二表面上方并且在所述衬底的所述第二表面处原位自对准硅化。

在一个实施例中，所述晶体管还包括：自对准硅化物，所述自对准硅化物形成在所述衬底的所述第一表面处的所述源极-漏极扩散区上。

在一个实施例中，所述晶体管还包括：多个金属化层，所述多个金属化层形成在所述衬底的所述第二表面上方的所述栅极端子触点上方。

根据本公开的另一方面，提供了一种成像系统，包括：中央处理单元；存储器；镜头；输入-输出电路；和成像器件。其中所述成像器件包括：第一管芯；以及第二管芯，所述第二管芯粘合到所述第一管芯，其中所述第二管芯包括底栅薄体晶体管。

在一个实施例中，所述底栅薄体晶体管形成在衬底上，所述衬底具有由形成于所述衬底中的浅沟槽隔离结构限定的厚度。

在一个实施例中，所述底栅薄体晶体管在所述衬底的顶表面和底表面处形成有自对准硅化物材料。

在一个实施例中，所述底栅薄体晶体管具有在所述衬底的第一表面上形成的栅极以及在所述衬底的相对第二表面上形成的多个金属化层。

在一个实施例中，所述第一管芯包括光电二极管，所述光电二极管被构造成背照式BSI布置方式。

根据本公开的方面以及实施例，可以提供改进的用于集成电路的晶体管以及成像系统。

附图说明

图1是可包括相机模块的示例性成像系统的示意图，其中相机模块具有根据一个实施例的图像传感器。

图2是根据一个实施例的示例性底栅晶体管在使其衬底减薄之前的横截面侧视图。

图3是根据一个实施例的示例性底栅晶体管的横截面侧视图，该底栅晶体管具有穿过薄体形成的端子触点。

图4A是一个示例性逆变器的顶视图，该逆变器是使用图3所示类型的根据一个实施例的底栅薄体晶体管形成的。

图4B是根据一个实施例的底栅薄体晶体管的顶视图。

图4C是图4B的根据一个实施例的晶体管沿栅极结构切开所得的横截面侧视图。

图4D是图4C的根据一个实施例的晶体管横跨栅极结构切开所得的横截面侧视图。

图5是根据一个实施例的具有叠芯的示例性图像系统的示意图。

图6是用于制造成像电路的示例性步骤的流程图，该成像电路具有根据一个实施例的底栅薄体晶体管结构。

图7是根据本实用新型的一个实施例的系统的框图，该系统采用了图3至图6的实施例中的至少一些。

具体实施方式

本实用新型的实施例涉及用于集成电路的晶体管的制造。晶体管包括可在导通状态和截止状态下工作的多端子器件，并且可在导通状态与截止状态之间转变。四端子晶体管可包括栅极端子、源极端子、漏极端子和本体端子。栅极端子调节源极端子与漏极端子之间的电流，而本体端子使器件工作稳定。集成电路通常包括晶体管、电容器、二极管和其他电子组件的集合。这些集成电路可包括微处理器、存储器和图像传感器。在本公开中，结合CMOS图像传感器来描述底栅薄体晶体管。图像传感器一般包括模拟电路、数字电路、存储器元件、光电二极管、电阻器和电容器。本领域的技术人员应当认识到，本实用新型的示例性实施例可在没有这些特定细节中的一些或全部的情况下实践。在其他情况下，没有详细描述熟知的操作，以避免不必要地模糊本实用新型的实施例。

所有电子设备均使用晶体管。不同类型的晶体管包括双极结型场效应晶体管和金属氧化物半导体场效应晶体管(作为例子)。MOSFET分成本体、绝缘体上硅(SOI)和FinFET。本体MOSFET包括厚衬底；SOI包括绝缘体上的薄衬底；FinFET包括围绕衬底鳍包裹的栅极。衬底是提供所需器件质量水平的原始单晶半导体材料。在所有情况下，绝缘体材料沉积在原始衬底上方，栅极材料沉积在绝缘体材料上方。将各种掺杂剂引入衬底中以获得所需的器件特性。晶体管构造顺序对于维持衬底的原始质量十分重要。

电子设备诸如数码相机、计算机、移动电话和其他电子设备包括收集入射光以捕获图像的图像传感器。图像传感器可包括成像像素阵列。图像传感 器中的像素可包括光敏元件诸如光电二极管，这些光敏元件将入射光转化成图像信号。图像传感器可具有任意数量的像素(例如，成百上千个像素或更多)。例如，典型的图像传感器可具有成百上千或数百万个像素(例如，百万像素)。图像传感器可包括控制电路(诸如用于操作成像像素的电路)和用于读出与由光敏元件所生成的电荷相对应的图像信号的读出电路。

图1是使用图像传感器来捕获图像的示例性电子设备的示意图。图1的电子设备10可为便携式电子设备，诸如相机、移动电话、摄像机或其他捕获数字图像数据的成像器件。相机模块12可用于将入射光转化成数字图像数据。相机模块12可包括一个或多个镜头14以及一个或多个相应的图像传感器16。图像传感器16可为图像传感器片上系统(SOC)，该图像传感器片上系统具有额外的处理和控制电路，诸如模拟控制电路31和数字控制电路32，这些电路与图像像素阵列20一起在公共图像传感器集成电路管芯上或在单独的伴随管芯/芯片上。

在图像捕获操作期间，可将来自场景的光通过镜头14聚焦到图像像素阵列(例如，图像像素22的阵列20)上。图像传感器16向模拟电路31提供对应的数字图像数据。模拟电路31可向数字电路32提供处理后的图像数据以便进一步处理。电路31和/或32还可用于控制图像传感器16的工作。图像传感器16可为例如前照式(FSI)图像传感器或背照式(BSI)图像传感器。如果需要，可为相机模块12提供镜头14的阵列和对应图像传感器16的阵列。镜头结构14可包括至少一个微距镜头(有时称为相机镜头)，它用于将入射光引导到较小微距镜头的对应阵列，这些较小微距镜头的每一个形成在相应的图像传感器像素(参见例如像素22)上方。

设备10可包括额外的控制电路，诸如存储和处理电路18。电路18可包括一个或多个集成电路(例如，图像处理电路、微处理器、存储设备诸如随机存取存储器和非易失性存储器等)，并可使用与相机模块12分离和/或形成相机模块12的一部分的组件来实施(例如，这些电路形成包括图像传感器16的集成电路或在与图像传感器16相关的模块12内的集成电路的一部分)。可使用处理电路18进一步处理和/或存储已由相机模块12捕获的图像数据。如果需要，可使用耦接到处理电路18的有线和/或无线通信路径向外部装备(例如计算机或其他设备)提供处理后的图像数据。处理电路18可用于控制图像传感器16的工作。

图像传感器16可包括图像像素22的一个或多个阵列20。可使用互补金属氧化物半导体(CMOS)技术或电荷耦接器件(CCD)技术或任何其他合适的光敏设备在半导体衬底中形成图像像素22。

随着我们接近光刻法的极限以使用每个后继技术节点图案化出越来越小的栅极长度，已引入了芯片堆叠技术诸如3D粘合和3D封装来努力维持摩尔定律。在“背景技术”部分中描述了与当前技术的堆叠解决方案相关的问题。为了努力为成像系统提供低成本、高性能和低功率的3D堆叠，本文提供了底栅薄体双氧化物双电压晶体管构造。

所有集成电路都存在如上文关于图像传感器所述的平行的限制。通过收缩几何形状来使可用栅极容量加倍这种做法由于与双重图案化相关的高制造成本而式微。堆叠解决方案是为了在给定占有面积内提高可用栅极密度的普遍做法。这并不一定意味着成本会降低。在大多数情况下，目的是为了减小手持式设备的形状因数而不是成本。在堆叠式解决方案中，管芯-管芯堆叠、晶片-管芯堆叠和晶片-晶片堆叠是用于提高IC栅极密度的常见解决方案。为了努力为IC提供低成本、高性能和低功率的3D堆叠，本文提供了底栅薄体双氧化物双电压晶体管构造。

图2是根据一个实施例的示例性底栅晶体管在使其衬底减薄之前的横截面侧视图。如图2所示，晶体管210和212可在半导体衬底诸如p型衬底200中形成。衬底200可为单晶衬底，并且可以表现出高迁移率、低缺陷和低噪声所需的原始硅特性。具体地讲，图2示出了晶体管210，该晶体管沿垂直于其宽度的方向切开以使其源极-漏极区224和沟道区214暴露，而晶体管212沿平行于其宽度的方向切开。可在源极-漏极区224上形成自对准硅化物225层，以有助于减小源极-漏极电阻以及有助于提高流经相关沟道区的电流。源极-漏极区224可为n+扩散区(对于n沟道晶体管)或p+扩散区(对于p沟道晶体管)。

晶体管210和212各自可包括形成在沟道区214上方的栅极导体218(例如，多晶硅栅极结构或金属栅极结构)。可在栅极区218上形成自对准硅化物225层，以有助于减小多晶硅栅极电阻以及有助于提高对栅极电容充电的电流。还可在相关源极-漏极区上形成自对准硅化物225以有助于减小源极电阻和漏极电阻。可在栅极导体218与衬底200的表面之间形成栅极绝缘层220(例如，栅极氧化物层)。根据一些实施例，可为晶体管提供两个或更多个 不同的栅极氧化物厚度，以有助于支持在两个或更多个电压电平工作。例如，1.2V晶体管可具有15至30埃的栅极氧化物厚度，而2.5V晶体管可具有50至80埃的栅极氧化物厚度。栅极氧化物可包括DPN技术以防止硼穿透、提高击穿电压并且减少栅极泄漏。间隔物结构222(例如，氧化物、氮化物或其他复合物栅极间隔物)可横向围绕栅极导体218。可在栅极形成后执行轻掺杂漏极(LDD)和/或晕环注入以进一步控制沟道区214的行为。可在衬底200上方的栅极结构上形成电介质层250(例如，氧化物层)。

可在衬底200中形成至少两种不同类型的浅沟槽隔离(STI)结构。浅沟槽隔离结构230可从衬底200的表面延伸到与沟道区214一样深的第一深度，而浅沟槽隔离结构240可从衬底200的表面延伸到大于第一深度的第二深度。如果以这种方式形成，则较浅的STI(SSTI)结构230可用于提供相邻晶体管之间的隔离。较深的STI(DSTI)结构240可至少与源极-漏极区224一样深。

晶体管本体区216(有时称为“主体”区)可具有限定每个晶体管的源极-漏极扩散区隔离要求的掺杂水平，以防止出现不希望的穿通现象以及在主体随后减薄时提供低的本体电导率。本体区216一般可表现出与沟道区214不同的掺杂浓度。如果需要，本体掺杂水平可用于调整击穿电压。这可通过邻近接触本体区216的重源极/漏极224注入物加入掺杂更轻的源极/漏极注入物来实现。使晶体管支持不同工作电压的沟道区214可以不同的方式掺杂以调节阈值电压和穿通电压。

在电介质平坦化层250形成后，可完成所有的高温处理步骤。高温步骤确保掺杂剂活化、损伤退火(由注入物引起)、高质量的氧化物生长，以及高性能和高质量晶体管所需的其他制造细微差别。晶片随后可上下颠倒地粘合到载体晶片诸如载体晶片290(例如，衬底晶片或包括一个或多个金属结构的另一个器件晶片)。载体晶片可在粘合表面处包括氧化物层以促进氧化物-氧化物粘合。可注意到，所述粘合方案可为本领域已知的另一种粘合方案，诸如金属-金属或复合氧化物/金属界面粘合。在粘合到载体晶片290后，可将衬底200减薄(例如，通过移除虚线衬底部分201并且留下完整部分200’)。减薄部分200’的厚度可由深STI(DSTI)结构240的厚度限定。减薄衬底200’的厚度范围一般可从500至5000埃(作为例子)。如果需要，STI结构240也可在衬底减薄后从背侧形成。

在粘合到另一个晶片之后以及在将主体减薄之后，可在衬底200’的背侧上形成额外的金属布线层(参见例如图3)。可对衬底200’的表面进行处理以去除与减薄相关的任何缺陷。如图3所示，可在衬底200’上直接形成第一夹层电介质(ILD)层300。接触层可用于限定需要连接的晶体管栅极、源极、漏极和本体区。接触层可通过透明层来与减薄的硅几何形状中的任一者直接对准。不涉及任何晶片-晶片对准，因此可利用金属触点来实现非常高的栅极密度。晶体管栅极端子触点诸如栅极触点304可穿过深STI(DSTI)结构240形成(例如，所有底栅触点均可穿过DSTI结构240形成)。晶体管本体端子触点诸如主体触点306可仅延伸穿过ILD层300以与本体区域216接触，而且可直接定位在底栅导体218的顶部上以使器件密度最大化。

源极-漏极端子触点诸如源极-漏极触点302也可仅延伸穿过ILD层300以与对应的源极-漏极扩散区224接触。如果需要，源极-漏极触点302、栅极触点304和本体触点306均可原位自对准硅化(即，硅化物在多层触点金属沉积期间形成)。例如，在触点金属沉积之前可先将镍、钛、氮化钛或其他合适的硅化物材料沉积在蚀刻接触孔内以用作触点金属的“粘胶”层。低温快速热退火(RTA)或激光退火可用于使接触硅的底部金属自对准硅化。随后可沉积填充金属诸如钨以完成接触填充过程，随后进行抛光(例如，使用化学机械平坦化技术)以形成接触插塞。作为另外一种选择，在沉积和抛光金属触点后，可执行低温退火工艺以触发在硅-硅化物界面上形成触点自对准硅化物。原位自对准硅化物使得与硅的接触电阻减小。

此后，可在晶体管端子触点上方形成额外的ILD层310、312和314。在层310中的ILD层300上直接形成的晶体管端子触点和任何相关布线路径有时也可称为第一金属(M1)金属布线层。形成在层312中的金属布线结构可称为第二金属(M2)金属布线层。相似地，形成在层314中的金属布线结构可称为第三金属(M3)金属布线层。以这种方式形成的交替金属布线层和插入通孔层有时可统称为电介质堆叠或互连堆叠。一般来讲，电介质堆叠可包括任意数量的金属布线层(例如，互连堆叠可包括少于三个金属层、四个或更多个金属层、八个或更多个金属层等)。由于栅极218形成在栅极和源极/漏极端子下方并且由于衬底200’减薄，因此有时可将晶体管210和212称为“底栅薄体”晶体管。

图4A是一个示例性逆变器400的顶视图，该逆变器是使用图3所示类型的根据一个实施例的底栅薄体晶体管形成的。如图4A所示，逆变器400可包括串联耦接并且共享共同栅极端子218的n沟道晶体管402和p沟道晶体管404。n沟道晶体管402的本体区和p沟道晶体管404的本体区可由深STI(DSTI)区240分离以提供完全的主体隔离。如上所述，可穿过DSTI区240形成栅极触点304(参见逆变器400的中心)。当DSTI 240介于NMOS 402与PMOS 404之间时，在晶体管404的n阱本体区与晶体管402的p阱本体区之间不存在闩锁路径(横向双极电流路径)。这实现了NMOS晶体管与PMOS晶体管之间非常紧密的间距，从而提高了CMOS栅极密度。

仍然参见图4A，可在晶体管402中的任何未被DDTI 240覆盖的区中形成第一p阱接头410。例如，接头410可与浅STI(SSTI)结构230重叠以与n沟道晶体管402的主体区接触。由于触点从SSTI的相反方向形成(参见例如图3中的触点306，其中该触点接触区216)，因此该触点可被放置在SSTI 230正下方以减少布局面积并提高栅极密度。第二n阱接头412也可形成在SSTI结构230的下方以与p沟道晶体管404的主体区接触。放置在晶体管周边的主体触点仅仅是示例性的。如以上结合图3所述，这些主体触点可被放置成与栅极导体直接重叠(例如由位置410’和412’示出)以进一步减少逆变器400所需的最小单元面积。

图4B中示出了从背侧执行较深的浅沟槽隔离(DSTI)的优点。图4B为晶体管布局的顶视图。为了进行示意性的说明，仅示出了图4A的NMOS晶体管402。图4B示出了沿轴线AA’纵向切开栅极导体所得的横截面侧视图，而图4C示出了沿轴线BB’垂直于栅极导体切开所得的横截面侧视图。SSTI区230围绕晶体管402的主体，并且在衬底减薄之前从前侧形成。图4D中的DSTI区240可在粘合之后并且在衬底216从背侧减薄之后形成。DSTI的深度允许DSTI接触SSTI，从而为薄体区214和216形成完全的隔离。本领域的技术人员将认识到，图4D中源极-漏极区224的触点是穿过在由SSTI 230限定的深度接触硅的DSTI区240形成。在图4C中，DSTI 240与SSTI 230重叠的区用于形成栅极导体218的底栅触点。单个源极或漏极区224有一个边缘位于栅极导体218下方，并且有三个侧面被SSTI 230围绕。此外，区224具有完全位于源极或漏极区下方的DSTI氧化物。由于该区仅有单个扩散边缘通向栅极导体218下方的阈值调整扩散区214，因此该区具有超低结 电容、超低结泄漏和非常高的结击穿电压。因此，背侧DSTI薄体底栅晶体管可用于高压、高温(由于低泄漏)、高性能(由于高开关速度)和低功率(由于高泄漏和低开关功率)工作。

如先前在图2和图3的描述中所提到的，底栅薄体器件可特别适用于堆叠式集成电路，包括成像系统。图5示出了示例性成像系统500，该成像系统包括堆叠在底栅薄体信号处理器502顶部上的背照式(BSI)图像传感器504。例如，BSI图像传感器504可包括光电二极管，这些光电二极管接收入射光506并向处理器502输出对应的模拟信号，以便于进行转换和数字处理(如箭头508所示)。底栅薄体晶片502堆叠在另一个晶片(例如，图5的例子中的晶片504)顶部上并且继续额外的金属化工序的能力在本文可称为“单片堆叠”，这降低了对多个晶片具有其自身单独的布线层组同时允许一开始使用不同加工技术来构造不同晶片的需要。如果需要，系统500还可包括其他堆叠式晶片/管芯，如510所示。

图6是用于制造数字和模拟电路的示例性步骤的流程图，所述电路具有根据一个实施例的底栅薄体晶体管结构。在步骤600中，可使用原始衬底晶片来执行深(DSTI)和浅(SSTI)沟槽隔离区。DSTI厚度限定稍后在制造过程中用于底栅晶体管的衬底的减薄深度，而SSTI深度限定晶体管阈值调整深度。在步骤601中，可将掺杂剂注入到衬底中以同时形成沟道区214和本体区216(例如，使用浅注入物来形成沟道区，使用深注入物来形成本体区)。例如，可使用不同的掩膜步骤，在第一时间段期间对n沟道晶体管的沟道区和本体区进行掺杂，而在第一时间段之后的第二时间段期间对p沟道晶体管的沟道区和本体区进行掺杂。这样，可形成任意数量的晶体管系列，每个系列具有在晶体管的SSTI深度范围内的阈值优化掺杂水平。

在步骤602中，可形成栅极绝缘层220和晶体管栅极结构218并使其图案化。如果需要，可在这一步骤中形成具有不同厚度的两个或更多个栅极氧化物。例如，氧化物首先可在两个单独的区上生长，在随后的步骤期间，将来自这两个区中仅一个区的氧化物回蚀，以改变这两个单独区之间的厚度。此后，可在这两个区上生长额外的氧化物，以完成双栅极氧化物沉积。可通过等离子体氮化法(诸如解耦等离子体氮化(DPN))将氮掺入到生长氧化物中以调节电介质特性。

在步骤604中，可选择性地执行轻掺杂漏极(LDD)/和晕环注入，以有助于进一步控制和调整位于栅极结构下方的沟道区的电特性。如果需要，可将不同晶体管以不同方式掺杂，从而有助于改变阈值电压。例如，具有较厚栅极氧化物的晶体管可以较高电压电平工作，并且因此可被掺杂为表现出较高的阈值电压。也可调节LDD掺杂水平以与晶体管工作电压匹配。作为另外一种选择，具有较薄栅极氧化物的晶体管可以较低电压电平工作，并且因此可被掺杂为表现出较低的阈值电压。在步骤606中，可形成栅极间隔物结构222来横向围绕栅极结构218。

在步骤608中，可将掺杂剂注入到衬底中，以形成晶体管源极-漏极区224和阱接头区(例如，图4中的区410和412)。羽状注入物可用于为高压工作提高横向结击穿电压。在步骤610中，可在衬底前表面处的栅极、本体和源极-漏极区224正上方形成自对准硅化物225，以有助于减小源极-漏极电阻并提高与硅的接触电阻。

取代在步骤600形成DSTI/SSTI，可另外在步骤610之后和在步骤614之前交替形成具有不同深度的浅沟槽隔离(STI)结构。例如，可在衬底中形成提供部分晶体管隔离的浅STI结构230，但也可在衬底中形成提供完全本体隔离的深STI结构240。如果需要，也可形成具有其他合适深度的STI结构。在该方案中可以形成三种或四种不同的STI深度，其中最深的STI深度用于在后续步骤中控制薄体的厚度。在步骤614中，可在栅极结构218上方形成一个或多个电介质层250。

在步骤616中，可将所形成的结构翻转并且粘合到载体晶片(例如，另一个半导体衬底或集成电路管芯)。在粘合后，可将晶体管晶片的衬底减薄到如深STI结构240所限定的深度。如果需要，可将衬底减薄到某个预定深度，并且深STI结构240可改为从减薄后的衬底的背侧形成。背侧STI可与前侧STI重叠以形成完整的减薄本体硅隔离。背侧STI可不与前侧STI重叠以形成主体隔离结，这些结需要非常高的击穿电压。

在步骤618中，可在衬底的减薄背侧上形成ILD层(例如，电介质层300)。在步骤620中，可穿过ILD层300形成晶体管端子触点。在一个实施例中，可穿过深ILD结构240形成栅极端子触点。在另一个实施例中，可在浅STI结构230正上方形成主体端子触点。在另一个实施例中，可在底部栅极导体正上方形成主体端子触点。在另一个实施例中，可形成具有原位自 对准硅化物的栅极、主体和源极-漏极端子触点(例如，可在填充金属接触孔时沉积硅化物材料并随后使之退火)。

在步骤622中，可在晶体管端子触点上方形成额外的金属化层以使互连堆叠完整。一般来讲，互连堆叠可包括任意数量的金属布线层和插入通孔层。图6的步骤仅仅是示例性的，并且并不用于限制本实用新型的范围。如果需要，可在不脱离本实用新型的精神的前提下改变这些步骤的次序和插入额外的工序。

以这种方式形成的底栅薄体晶体管可表现出较低的结电容(这导致性能改善而不会引起过多功耗)、完全的垂直隔离(这防止在n阱边界与p阱边界之间发生闩锁效应，而且有助于提高栅极密度)和改善的本体控制，因为主体触点可被放置在衬底中更靠近沟道的位置。源极端子和本体端子也可一起短路，以有助于使像素中的源极跟随器晶体管不易受到主体偏置效应的影响(从而有助于提高晶体管的线性度)。通过使用背侧STI来包围结，底栅晶体管可具有非常高的结击穿电压。底栅晶体管可由于自对准硅化而具有低的源极、漏极和栅极电阻。底栅晶体管可由于触点金属填充过程中的原位自对准硅化而具有低的与硅的接触电阻。底栅晶体管可适用于非常高的温度、非常高的电压、非常高的性能和非常低功率的应用。

图7是示例性处理器系统1000(诸如数码相机)的简化图，该系统包括成像器件1008(例如，图1的相机模块)，该成像器件采用了具有底栅薄体晶体管结构的成像器。在不进行限制的前提下，这种系统可包括计算机系统、静态或视频摄像机系统、扫描仪、机器视觉系统、车辆导航系统、视频电话、监控系统、自动对焦系统、星体跟踪器系统、运动检测系统、图像稳定系统，以及其他采用成像器件的系统。

处理器系统1000(例如，数字静止或视频摄像机系统)一般包括镜头1114，该镜头用于在快门释放按钮1116被按下时，使图像聚焦到成像器件1008的一个或多个像素阵列中；以及中央处理单元(CPU)1002诸如微处理器，该中央处理单元控制相机和一个或多个图像流功能。处理单元1102可通过系统总线1006来与一个或多个输入-输出(I/O)设备1110通信。成像器件1008也可通过总线1006来与CPU 1002通信。系统1000还可包括随机存取存储器(RAM)1004，并且可以任选地包括可移动存储器1112诸如闪存存储器，该可移动存储器也可通过总线1006来与CPU 1002通信。成像器件1008 可在单个集成电路或在不同芯片上与CPU相组合，也可具有或没有存储器存储。尽管总线1006被示为单总线，但该总线也可以是一个或多个总线、桥接器或用于将系统1000的系统组件互连的其他通信路径。

已经描述了各种实施例，这些实施例举例说明了包括成像系统和主机子系统的电子设备(参见例如图1的设备10)。成像系统可包括一个或多个图像传感器。每个图像传感器可包括形成在半导体衬底上的图像像素阵列。每个图像像素可包括被配置成将入射光转化成电荷的一个或多个光敏元件。

根据一个实施例，图像像素可包括底栅薄体晶体管，该底栅薄体晶体管包括具有第一表面和第二表面的衬底、形成在衬底第一表面上方的栅极导体和形成在衬底第二表面上方的栅极端子触点。可将电介质层插入在衬底与栅极端子触点之间。可在衬底中形成第一类型的浅沟槽隔离结构，其中栅极端子触点通过该第一类型的浅沟槽隔离结构耦接到栅极导体，并且其中该第一类型的浅沟槽隔离结构限定衬底的厚度。还可在衬底中形成第二类型的浅沟槽隔离结构，并且该第二类型的浅沟槽隔离结构可具有与第一类型的浅沟槽隔离结构不同的深度。

所述晶体管可包括形成在衬底第二表面上方的主体端子触点，其中主体端子触点具有基本上等于电介质层的厚度的长度。在某些布置方式中，主体端子触点可与较浅的STI或栅极导体直接重叠以有助于提高像素密度。所述晶体管还可包括形成在衬底中的源极-漏极扩散区；和源极-漏极端子触点，这些源极-漏极端子触点形成在衬底的第二表面上方并且在衬底的第二表面处原位自对准硅化。也可在衬底第一表面处的源极-漏极扩散区上形成自对准硅化物以有助于减小源极-漏极电阻。可在衬底第二表面上方的栅极端子触点上方形成多个金属化层。

根据另一个实施例，提供了在具有第一表面和第二表面的衬底上制造底栅薄体晶体管结构的方法。该方法包括在衬底的第一表面上形成栅极导体；使衬底从其第二表面减薄；以及在减薄衬底后从衬底的第二表面形成栅极端子触点。可在衬底第一表面上方的栅极导体上形成电介质层。可在将衬底减薄之前使电介质层粘合到单独的载体晶片。

可在衬底中形成浅沟槽隔离结构。浅沟槽隔离结构可具有限定薄衬底的厚度的深度。接触孔可用于将栅极导体连接到栅极端子触点，该栅极端子触点可穿过浅沟槽隔离结构形成。所述晶体管结构可具有同时掺杂的沟道区和 本体区，以及原位自对准硅化的源极-漏极区。该底栅薄体晶体管结构可包括具有至少两个不同栅极电介质层厚度以便处理不同工作电压电平的晶体管。

在本公开的一个方面，提供了一种在具有第一表面和与之相对的第二表面的衬底上形成晶体管结构的方法，所述方法包括：在所述衬底的所述第一表面上形成栅极导体；使所述衬底从其第二表面减薄；以及在减薄所述衬底后，穿过所述衬底的所述第二表面形成栅极端子触点。

在一个实施例中，所述方法还包括：在所述衬底的所述第一表面上方的所述栅极导体上形成电介质层；以及在减薄所述衬底前将所述电介质层粘合到载体晶片。

在一个实施例中，所述方法还包括：在所述衬底中形成浅沟槽隔离结构；以及穿过所述浅沟槽隔离结构形成接触孔，以使所述栅极导体连接到所述栅极端子触点。

在一个实施例中，所述方法还包括：在所述衬底中形成源极-漏极扩散区；在减薄所述衬底后，在所述衬底的所述第二表面上方形成源极-漏极端子触点；形成接触孔以使所述源极-漏极扩散区连接到所述源极-漏极端子触点；以及将硅化物材料至少部分沉积在所述衬底的所述第二表面处的所述接触孔内。

在一个实施例中，所述方法还包括：在所述衬底中的沟道区和本体区同时掺杂。

在一个实施例中，所述方法还包括：形成第一栅极绝缘层，所述第一栅极绝缘层插入在所述栅极导体与所述衬底的所述第一表面之间；以及形成第二栅极绝缘层，所述第二栅极绝缘层的厚度不同于所述第一栅极绝缘层。

前述内容仅是对本实用新型原理的示例性说明，因此本领域的技术人员可以进行多种修改。上述实施例可单独地或以任意组合方式实施。

尽管为了清楚起见而相当详细地描述了本实用新型，但将显而易见的是，可在随附权利要求的范围内作出某些变化和更改。虽然随附权利要求中的一些仅是单一从属权利要求或仅引用了其前面的权利要求中的一些，但它们各自的特征可与任何其他权利要求的特征相结合。