且邻接存储栅极124和间隔件128的侧壁，以到达大约与选择栅极122的顶面平齐处。典型地，顶部密封件和侧部密封件130、132以及间隔件128为诸如氮化硅的电介质。
[0039]布置在半导体衬底104和选择栅极122之间的栅极电介质134a、134b将选择栅极122与半导体衬底104电隔离。布置在半导体衬底104和存储栅极124之间的电荷捕获电介质136a、136b将存储栅极124与半导体衬底104电隔离。电荷捕获电介质136进一步垂直向上延伸以填充存储栅极124和选择栅极122之间的空隙，并将存储栅极124与选择栅极122电隔离。在一些实施例中，电荷捕获电介质136垂直向上延伸至大约与选择栅极122的顶面平齐处。此外，在一些实施例中，电荷捕获电介质136a、136b进一步在侧部密封件132和半导体衬底104之间和/或顶部密封件130和选择栅极122之间延伸。例如，栅极电介质134为诸如二氧化硅的氧化物，而例如，电荷捕获电介质136为诸如氧化物-氮化物-氧化物(ONO)电介质或氧化物-硅点-氧化物(OS1)电介质。为了容易阅读，电荷捕获电介质136的层不单独标记。
[0040]外围侧壁结构138从半导体衬底104沿着电荷捕获电介质136和侧部密封件132的侧壁延伸且邻接电荷捕获电介质136和侧部密封件132的侧壁，以覆盖电荷捕获电介质136和侧部密封件132的侧壁。在一些实施例中，外围侧壁电介质139a、139b布置在外围侧壁结构138和半导体衬底104之间。例如，外围侧壁139为本征氧化物。此外，中心侧壁结构140a、140b大体平行于朝向共享的源极/漏极区108的选择栅极122延伸。在一些实施例中，中心侧壁结构140延伸至大约与选择栅极122的顶面平齐处。例如，外围和中心侧壁结构138、140为诸如氮化硅的电介质。
[0041]布置在选择栅极122和中心侧壁结构140之间的中心侧壁电介质142a、142b垂直向上延伸以填充选择栅极122和中心侧壁结构140之间的空间，并且将中心侧壁结构140与选择栅极122间隔开。中心侧壁电介质142进一步在中心侧壁结构140下方水平延伸，从而使得中心侧壁结构140设置在中心侧壁电介质142上。因此，布置在中心侧壁结构140和半导体衬底104之间(即，从大约与半导体衬底104的顶面平齐处延伸至大约与中心侧壁结构140的底面平齐处的介电区域)的介电区域厚于布置在外围侧壁结构138和半导体衬底104 (即，从大约与半导体衬底104的顶面平齐处延伸至大约与外围侧壁结构138的底面平齐处的介电区域)之间的任何介电区域。中心侧壁结构140的底面高于外围侧壁结构138的底面。对根据下文描述的方法形成的半导体结构而言，这种厚度差异是独特的。例如，中心侧壁电介质142是诸如二氧化硅的氧化物。
[0042]在操作中，每个分离栅闪存单元102在电荷捕获电介质136中存储可变的电荷(诸如电子)量。以非易失性的方式有利地存储电荷，从而使所存储的电荷在断电情况下存留。存储在电荷捕获电介质136中的电荷量表示数值，诸如二进制值，并且通过编程(即，写)、读和擦除操作而变化。通过选择性偏置选择栅极122和存储栅极124来实施这些操作。
[0043]在分离栅闪存单元102的编程操作期间，应用于存储栅极124的正电压高于(例如，至少高一个数量级)在沟道区112两端应用的电压和/或高于应用于选择栅极122的电压。高的正电压促进了载流子从沟道区112向存储栅极124的隧道效应。当载流子向存储栅极124隧穿时，载流子被捕获在电荷捕获电介质136中。
[0044]在分离栅闪存单元102的擦除操作期间，应用于存储栅极124的负电压高于(例如，至少高一个数量级)在沟道区112两端应用的电压和/或高于应用于选择栅极122的电压。高的负电压促进了电荷捕获电介质136中的载流子从存储栅极124隧穿出的隧道效应。当载流子从存储栅极124隧穿出时，载流子从电荷捕获电介质136离开或否则从电荷捕获电介质136移除。
[0045]当偏置存储栅极124时，存储在电荷捕获电介质136中的电荷屏蔽在存储栅极124和沟道区112之间形成的电场。这具有使分离栅闪存单元102的阈值电压Vth增大AVth的效果。在分离栅闪存单元102的读操作期间，应用于选择栅极122的电压诱导部分沟道区112导电。向选择栅极122应用电压吸引载流子到邻近选择栅极122的沟道区112的部分。此外，将大于Vth但小于Vth+Λ Vth的电压应用于存储栅极124。如果分离栅闪存单元102接通(即，允许电荷流动)，则其存储第一数据状态(例如，逻辑“O”)。如果分离栅闪存单元102没有接通，则其存储第二数据状态(例如，逻辑“ I”)。
[0046]参考图2，提供了用于制造半导体结构的方法的一些实施例的流程图200。根据该方法，在半导体衬底上形成间隔开的一对选择栅极(动作202)。形成作为在选择栅极之间的中心区的内衬的介电衬垫(动作204)，并且在介电衬垫上方形成填充中心区的导电的牺牲间隔件(动作206)。在一些实施例中，介电衬垫和牺牲间隔件的顶面与选择栅极的顶面共平面。沿着选择栅极的侧壁以及沿着介电衬垫、半导体衬底和牺牲间隔件的顶面共形地形成电荷捕捉介电层(动作208)。因此，电荷捕捉介电层在选择栅极之间的中心区上方线性延伸。
[0047]在电荷捕捉介电层上方和横向邻接电荷捕捉介电层的位置处形成与一对选择栅极相对应的一对存储栅极(动作210)。去除电荷捕捉介电层的未覆盖的水平部分(动作212)，而留下布置在选择栅极和存储栅极的相邻侧壁之间的和布置在半导体衬底和存储栅极之间的电荷捕捉介电层的部分。有利地，去除电荷捕捉介电层的水平部分导致设置在选择栅极和半导体结构之间的选择栅极和/或栅极电介质的无损侧壁。
[0048]从中心区去除牺牲间隔件(动作214)，并且在中心区形成与选择栅极相对应的一对中心侧壁结构(动作216)。中心侧壁结构形成在介电衬垫上方和横向邻接介电衬垫的位置。形成与存储栅极相对应的一对外围侧壁结构(动作218)。外围侧壁结构形成在半导体衬底上方并且与剩余的电荷捕获介电层横向邻接。位于中心侧壁结构和半导体衬底之间的介电区域的厚度大于位于外围侧壁结构和半导体衬底之间的任何介电区域的厚度。
[0049]参考图3，提供了用于制造半导体结构的扩展方法的一些实施例的流程图300。根据该方法，接收半导体衬底(动作302)。在半导体衬底上依次形成第一介电层、第一导电层、第二介电层和硬掩模层(动作304)。穿过硬掩模、第二介电层、第一导电层、第一介电层实施第一蚀刻以形成通过相应的一对硬掩模掩蔽的一对间隔开的选择栅极(动作306)。
[0050]形成作为选择栅极之间的中心区的内衬的共形的介电层和填充第三介电层上方的中心区的第二导电层(动作308)。穿过第二导电层和第三介电层对硬掩模实施第一平坦化以形成作为中心区的内衬的介电衬垫和填充中心区的导电的牺牲间隔件(动作310)。穿过剩余的第二导电层和剩余的第三介电层实施第二蚀刻以去除位于中心区外侧的部分(动作312)。形成共形地作为选择栅极的侧壁和半导体衬底、硬掩模、介电衬垫和牺牲间隔件的顶面的内衬的第四电荷捕获介电层(动作314)。因为介电衬垫和牺牲间隔件，所以第四电荷捕获介电层不作为中心区的共形内衬。
[0051]依次形成共形地作为第四电荷捕获介电层的内衬的第三导电层和第五介电层(动作316)。穿过第三导电层和第五介电层实施第三蚀刻以在第四介电层上方和横向邻接第四介电层的位置处形成一对存储栅极(动作318)。形成第六介电层以密封存储栅极的未覆盖的表面(动作320)。穿过第四介电层实施第四蚀刻以去除第四介电层的未覆盖的水平部分(动作322)，同时留下布置在选择栅极和存储栅极的相邻侧壁之间的部分和布置在半导体衬底和存储栅极之间的第四介电层的部分。有利地，实施第四蚀刻导致设置在选择栅极和半导体结构之间的选择栅极和/或栅极电介质的侧壁无损坏。
[0052]穿过牺牲间隔件实施第五蚀刻以去除牺牲间隔件(动作324)。沿着中心区中介电衬垫的侧壁并且沿着位于中心区外侧的剩余的第四介电层和第六介电层的侧壁形成第七介电层(动作326)。由于第七介电层形成在介电衬垫上方，所以中心区中的位于第七介电层和半导体衬底之间的介电区域的厚度大于中心区外侧的位于第七介电层和半导体衬底之间的任何介电区域的厚度。将源极和漏极区嵌入在半导体衬底中(动作328)，并且在源极和漏极区上方形成硅化物层以形成接触焊盘(动作330)。形成包封半导体衬底的第八层间介电层(动作332)并且对选择栅极实施第二平坦化(动作334)。在半导体结构上方形成第九层间介电层(动作336)，并且形成穿过第八介电层和第九介电层垂直向下延伸至接触焊盘的接触件(动作338)。
[0053]除了本发明之外的用于形成一对SONOS或MONOS分离栅闪存单元的半导体结构的方法没有形成介电衬垫和导电的牺牲间隔件。因此，该方法的电荷捕获介电层共形地作为分栅之间的中心区的内衬。此外，存储栅极的形成导致必须去除中心区中的剩余的导电材料。
[0054]当去除中心区中的剩余的导电材料时，相对于电荷捕获介电层在中心区外侧的部分，电荷捕获介电层在中心区内的部分的厚度减小。例如，电荷捕获介电层在中心区外侧的部分被掩蔽，而电荷捕获介电层在中心区内的部分不被掩蔽。然后根据掩模实施蚀刻以去除剩余的导电材料，并且该蚀刻部分地蚀刻了在中心