9]随后，如图3E所示，在导电膜153上形成硬掩模106。氮化钛膜、氧化硅膜等被形成为硬掩模106。
[0050]然后，如图3F所示，在硬掩模106上形成覆盖硬掩模106将要留下的区域并暴露其它区域的掩模191。掩模191大致覆盖将要形成底电极101的区域并暴露将要形成凹槽110的区域。将要形成凹槽110的区域的宽度为大约60nm。例如，光致抗蚀剂掩模被形成为掩模191。
[0051]之后，如图3G所示，通过蚀刻硬掩模106、导电膜153、铁电膜152以及导电膜151形成抵达导电膜151内部的凹槽110。结果是，形成包括顶电极103、电容器绝缘膜102以及底电极101的平滑电容器161。还形成了伪硬掩模1106、伪顶电极1153以及伪电容器绝缘膜1152。此时，由于微负载(microloading)的影响，在过蚀刻底电极101周围的基底100的程度的时间，凹槽110将顶电极103与伪顶电极1153电绝缘，但凹槽110没有抵达基底100。S卩，底电极101的位于电容器绝缘膜102下的部分保持电连接至导电插塞104。顶电极103通过蚀刻与位于异质区域160上的伪顶电极1153电绝缘。在蚀刻之后掩模191残留的情况下，去除掩模191。
[0052]随后，如图3H所示，在基底100上方形成覆盖平滑电容器161、硬掩模106、伪硬掩模1106等的层间绝缘膜107。
[0053]然后，如图31所示，在层间绝缘膜107和硬掩模106中形成抵达顶电极103的开口 108，并且在开口 108中形成导电插塞105。
[0054]然后，必要时形成上层布线、接合焊盘等，并且该半导体器件完成。
[0055]根据该制造方法，虽然伪电容器绝缘膜1152包括泄漏电流容易流动的异质区域160，然而顶电极103与位于异质区域160上的伪顶电极1153电绝缘。因此，顶电极103与底电极101之间的电压没有被施加到异质区域160。因此，虽然电压被施加在顶电极103和底电极101之间，然而仍然可以抑制现有技术的在堆叠电容器(诸如平滑电容器)中发生的漏电流。
[0056](第二实施例)
[0057]接下来，将描述第二实施例。第二实施例是铁电存储器的示例。图4A和图4B为分别示出根据第二实施例的半导体器件的构造的平面图和横截面图。图4A为平面图，而图4B为沿图4A的线1-Ι截取的横截面图。
[0058]类似于第一实施例，根据第二实施例的半导体器件也包括存储单元区域和逻辑电路区域。逻辑电路区域被连接至存储单元区域并包括平滑电容器。
[0059]在第二实施例中，如图4A和图4B所示，平滑电容器261包括:底电极201，位于基底100(例如层间绝缘膜)上；下部电容器绝缘膜212，位于底电极201上；上部电容器绝缘膜222，位于下部电容器绝缘膜212上；以及顶电极203，位于上部电容器绝缘膜222上。导电插塞104被形成在基底100中，并且底电极201的下表面的一部分与导电插塞104接触。除下部电容器绝缘膜212、上部电容器绝缘膜222以及顶电极203之外，包括位于导电插塞104正上方的部分的伪上部电容器绝缘膜1272、伪下部电容器绝缘膜1262以及伪顶电极1153也形成在底电极201上。顶电极203通过凹槽210与伪顶电极1153电绝缘，并且上部电容器绝缘膜222和下部电容器绝缘膜212通过凹槽210与伪上部电容器绝缘膜1272和伪下部电容器绝缘膜1262分离开。凹槽210的平面形状例如是环形的。
[0060]硬掩模106被形成在顶电极203上，并且伪硬掩模1106被形成在伪顶电极1153上。硬掩模106通过凹槽210与伪硬掩模1106分离开。虽然凹槽210抵达底电极201的内部，然而底电极201的位于伪下部电容器绝缘膜1262和伪上部电容器绝缘膜1272下的部分被连接至底电极201的位于下部电容器绝缘膜212和上部电容器绝缘膜222下的部分。覆盖平滑电容器261、硬掩模106、伪硬掩模1106等的层间绝缘膜107被形成在基底100上方，并且与顶电极203接触的导电插塞105被形成在层间绝缘膜107和硬掩模106中。在图4A中，层间绝缘膜107在图示中被省略。
[0061]在平滑电容器261中，如后文具体描述的，虽然在导电插塞104正上方以及导电插塞104附近，存在由于基底100和导电插塞104之间的材料差异引起的上部电容器绝缘膜222和伪上部电容器绝缘膜1272形成期间发生的异质区域260，然而在与其间隔开的部分并不存在异质区域。即，异质区域260存在于位于底电极201与伪顶电极1153之间的伪上部电容器绝缘膜1272中，但在位于底电极201与顶电极203之间的下部电容器绝缘膜212和上部电容器绝缘膜222中并不存在异质区域。顶电极203与伪顶电极1153电绝缘。因此，类似于平滑电容器161，在平滑电容器261中，可以抑制现有技术中在堆叠电容器(诸如平滑电容器)中发生的泄漏电流。
[0062]如果凹槽210将顶电极203与位于异质区域260上的伪顶电极1153电绝缘，则下部电容器绝缘膜212和上部电容器绝缘膜222不需要通过凹槽210与伪下部电容器绝缘膜1262和伪上部电容器绝缘膜1272分离开。
[0063]接下来，将描述根据第二实施例的半导体器件的制造方法。图5A至图5J为示出根据第二实施例的半导体器件的制造方法的多个工艺流程的横截面图。
[0064]首先，如图5A所示，类似于第一实施例，执行直到导电膜151形成的多个工艺。
[0065]然后，如图5B所示，在导电膜151上形成铁电膜262 (例如PZT膜)。铁电膜262的厚度处于例如大约5nm至lOOnm的范围。可以通过例如溅射法或M0CVD方法形成铁电膜262。铁电膜262包括基于导电插塞104与基底100之间的材料差异的异质区域263。异质区域263存在于导电插塞104正上方以及导电插塞104附近。
[0066]然后，如图5C所示，在铁电膜262上形成覆盖下部电容器绝缘膜212将要留下的区域并暴露其它区域的掩模291。例如，光致抗蚀剂掩模被形成为掩模291。
[0067]随后，如图所示，蚀刻铁电膜262，并去除掩模291。通过蚀刻去除整个异质区域263或异质区域263的一部分。
[0068]然后，如图5E所示，在导电膜151上形成覆盖铁电膜262的铁电膜272 (诸如PZT膜)。铁电膜272的厚度处于例如大约5nm至lOOnm的范围。可以通过例如溅射法或M0CVD方法形成铁电膜272。然后，通过处于预定温度范围的退火工艺使得铁电膜262和铁电膜272的每一个晶体结构成为层状钙钛矿结构。作为退火工艺的示例，在氧气气氛中在常压下加热半导体衬底。铁电膜272包括基于导电插塞104与基底100之间的材料差异的异质区域260。异质区域260存在于导电插塞104正上方以及导电插塞104附近。异质区域263可存留在铁电膜262中。
[0069]随后，如图5F所示，在铁电膜272上形成导电膜153，如图5G所示，在导电膜153上形成硬掩模106。
[0070]然后，如图5H所示，在硬掩模106上形成覆盖硬掩模106将要留下的区域并暴露其它区域的掩模292。掩模292大致覆盖将要形成底电极201的区域并暴露将要形成凹槽210的区域。将要形成凹槽210的区域的宽度为大约60nm。例如，光致抗蚀剂掩模被形成为掩模292。
[0071]之后，如图51所示，通过蚀刻硬掩模106、导电膜153、铁电膜272、铁电膜262以及导电膜151形成抵达导电膜151内部的具有环形平面形状的凹槽210。结果是，形成包括顶电极203、上部电容器绝缘膜222、下部电容器绝缘膜212以及底电极201的平滑电容器261。还形成了伪硬掩模1106、伪顶电极1153、伪上部电容器绝缘膜1272以及伪下部电容器绝缘膜1262。此时，由于微负载的影响，在过蚀刻底电极201周围的基底100的程度的时间，凹槽210将顶电极203与伪顶电极1153电绝缘，但凹槽210不抵达基底100。S卩，底电极201的位于下部电容器绝缘膜212和上部电容器绝缘膜222下的部分保持电连接至导电插塞104。顶电极203通过蚀刻与位于异质区域260上的伪顶电极1153电绝缘。在蚀刻之后掩模292残留的情况下，去除掩模292。
[0072]随后，如图5J所示，在基底100上方形成覆盖平滑电容器261等的层间绝缘膜107，在层间绝缘膜107和硬掩模106中形成抵达顶电极103的开口 108，并且在开口 108中形成导电插塞105。
[0073]然后，必要时形成上层布线、接合焊盘等，并且该半导体器件完成。
[0074]根据该制造方法，虽然伪上部电容器绝缘膜1272包括泄露、漏电流容易流动的异质区域260，然而顶电极203与位于异质区域260上的伪顶电极1153电绝缘。即使在泄漏电流容易流动的异质区域263存留在伪下部电容器绝缘膜1262中的情况下，顶电极203仍然与位于异质区域263上的伪顶电极1153电绝缘。因此，顶电极203与底电极201之间的电压没有被施加到异质区域260 (以及异质区域263)。因此，虽然电压被施加在顶电极203和底电极201之间，仍然可以抑制现有技术的在堆叠电容器(诸如平滑电容器)中发生的泄漏电流。
[0075](第三实施例)
[0076]接下来，将描述第三实施例。第三实施例是铁电存储器的示例。图6为示出第三实施例中的存储单元区域的构造的示意图。图7A和图7B为分别示出根据第三实施例的半导体器件的构造的平面图和横截面图。图7A为平面图，而图7B为沿图7A的线1-Ι截取的横截面图。
[0077]类似于第一实施例，根据第三实施例的半导体器件也包括存储单元区域和逻辑电路区域。逻辑电路区域被连接至存储单元区域并包括平滑电容器。
[0078]如图6所示，沿一个方向延伸的多条位线371被布置在存储单元区域中，还布置有与位线371相交的多条字线372和多条板线373。多个存储单元被布置成阵列以便与通过位线371、字线372以及板线373配置的网格匹配。每一个存储单元包括存储电容器361和存储晶体管362。金属氧化物半导体(M0S)场效应晶体管被用作例如存储晶体管362。
[0079]存储晶体管362的栅极被连接至字线372。存储晶体管362的源极和漏极之一被连接至位线371，而另一个被连接至存储电容器361的一个电极。存储电容器361的另一个电极被连接至板线373。在与线的延伸方向相同的方向上对齐的多个存储单元共享字线372和板线373。类似地，在与线的延伸方向相同的方向上对齐的多个存储单元共享位线371。位线371、字线372以及板线373的排列不限于上述排列。
[0080]根据包括在存储电容器361中的电容器绝缘膜的极化状态(polarizat1nstate)，数据被存储在具有上述构造的铁电存储器的存储单元区域中。