电极403的区域)并暴露其它区域的掩模492。掩模492大致覆盖将要形成底电极301的区域。例如，光致抗蚀剂掩模被形成为掩模492。
[0114]然后，如图10E所示，通过蚀刻导电膜153、铁电膜152以及导电膜151形成包括顶电极403、电容器绝缘膜402以及底电极401的平滑电容器461。还形成了伪顶电极1153。在蚀刻之后掩模492残留的情况下，去除掩模492。
[0115]随后，如图10F所示，在基底100上方形成覆盖平滑电容器461等的层间绝缘膜107，并且在层间绝缘膜107中形成抵达顶电极403的开口 108，并且在开口 108中形成导电插塞105。
[0116]然后，必要时形成上层布线、接合焊盘等，并且完成半导体器件。
[0117]根据该制造方法，虽然电容器绝缘膜402包括泄漏电流容易流动的异质区域160，然而顶电极403与位于异质区域160上的伪顶电极1153电绝缘。因此，顶电极403与底电极401之间的电压没有被施加到异质区域160。因此，虽然电压被施加在顶电极403和底电极401之间，然而仍然可以抑制现有技术的在堆叠电容器(诸如平滑电容器)中发生的泄漏电流。
[0118](第五实施例)
[0119]接下来，将描述第五实施例。第五实施例是铁电存储器的示例。图11A和图11B为分别示出根据第五实施例的半导体器件的构造的平面图和横截面图。图11A为平面图，而图11B为沿图11A的线1-Ι获取的横截面图。
[0120]类似于第一实施例，根据第五实施例的半导体器件也包括存储单元区域和逻辑电路区域。逻辑电路区域被连接至存储单元区域并包括平滑电容器。
[0121]如图11A和图11B所示，在第五实施例中，平滑电容器561包括:底电极501，位于基底100 (例如层间绝缘膜)上；下部电容器绝缘膜512，位于底电极501上；上部电容器绝缘膜522，位于下部电容器绝缘膜512上；以及顶电极503，位于上部电容器绝缘膜522上。导电插塞104被形成在基底100中，并且底电极501的下表面的一部分与导电插塞104接触。除顶电极503之外，包括位于导电插塞104正上方的一部分的伪顶电极1153也被形成在上部电容器绝缘膜522上。顶电极503通过凹槽510与伪顶电极1153电绝缘。例如，凹槽510具有环形平面形状。覆盖顶电极503等的层间绝缘膜107被形成在基底100上方，并且与顶电极503接触的导电插塞105被形成在层间绝缘膜107中。在图11A中，层间绝缘膜107在图示中被省略。
[0122]在平滑电容器561中，如后文具体描述的，虽然在导电插塞104正上方以及导电插塞104附近，存在由于基底100和导电插塞104之间的材料差异引起的在上部电容器绝缘膜522形成期间发生的异质区域260，然而在与其间隔开的部分不存在异质区域。S卩，异质区域260存在于位于底电极501与伪顶电极1153之间的上部电容器绝缘膜522的部分中，而在底电极501与顶电极503之间的部分不存在异质区域。顶电极503与伪顶电极1153电绝缘。因此，类似于平滑电容器161，在平滑电容器561中，可以抑制现有技术中在堆叠电容器(例如平滑电容器)中发生的泄漏电流。
[0123]接下来，将描述根据第五实施例的半导体器件的制造方法。图12A至图12F为示出根据第五实施例的半导体器件的制造方法的多个工艺流程的横截面图。
[0124]首先，如图12A所示，类似于第二实施例，执行直到导电膜153的形成的多个工艺。
[0125]然后，如图12B所示，在导电膜153上形成暴露将要形成凹槽510的区域并覆盖其它区域的掩模591。将要形成凹槽510的区域的宽度为大约60nm。例如，光致抗蚀剂掩模被形成为掩模591。
[0126]接下来，如图12C所示，通过蚀刻导电膜153在导电膜153中形成具有环形平面形状的凹槽510。通过蚀刻，将导电膜153的将要形成顶电极503的区域与位于异质区域260上的区域电绝缘。在蚀刻之后掩模591残留的情况下，去除掩模591。
[0127]随后，如图12D所示，在导电膜153和铁电膜272上形成覆盖导电膜153的将要留下的区域(包括将要形成顶电极503的区域)并暴露其它区域的掩模592。掩模592大致覆盖将要形成底电极501的区域。例如，光致抗蚀剂掩模被形成为掩模592。
[0128]然后，如图12E所示，通过蚀刻导电膜153、铁电膜272以及导电膜151形成包括顶电极503、上部电容器绝缘膜522、下部电容器绝缘膜512以及底电极501的平滑电容器561。还形成了伪顶电极1153。在蚀刻之后掩模592残留的情况下，去除掩模592。
[0129]随后，如图12F所示，在基底100上方形成覆盖平滑电容器561等的层间绝缘膜107，在层间绝缘膜107中形成抵达顶电极503的开口 108，并且在开口 108中形成导电插塞105。
[0130]然后，必要时形成上层布线、接合焊盘等，并且该半导体器件完成。
[0131]根据该制造方法，虽然上部电容器绝缘膜522包括泄漏电流容易流动的异质区域260，然而顶电极503与位于异质区域260上的伪顶电极1153电绝缘。即使在泄漏电流容易流动的异质区域263存留在伪下部电容器绝缘膜1262中的情况下，顶电极503仍然与位于异质区域263上的伪顶电极1153电绝缘。因此，顶电极503与底电极501之间的电压没有被施加到异质区域260 (以及异质区域263)。因此，虽然电压被施加在顶电极503和底电极501之间，仍然可以抑制现有技术的在堆叠电容器(例如平滑电容器)中发生的泄漏电流。
[0132](第六实施例)
[0133]接下来，将描述第六实施例。第六实施例是铁电存储器的示例。图13A和图13B为分别示出根据第六实施例的半导体器件的构造的平面图和横截面图。图13A为平面图，而图13B为沿图13A的线1-Ι截取的横截面图。
[0134]类似于第一实施例，根据第六实施例的半导体器件也包括存储单元区域和逻辑电路区域。逻辑电路区域被连接至存储单元区域并包括平滑电容器。
[0135]如图13A和图13B所示，在存储单元区域中，底电极601被形成在基底100(例如层间绝缘膜)上，电容器绝缘膜602被形成在底电极601上，并且顶电极603被形成在电容器绝缘膜602上。以此方式，存储电容器661被形成在基底100上。在第六实施例中，没有布置存储电容器361而是布置了存储电容器661。为了便于描述，在图13A和图13B中仅示出两个存储电容器661。底电极601是第二底电极的示例，电容器绝缘膜602是第四绝缘膜的示例，并且顶电极603是第二顶电极的示例。
[0136]如图13A和图13B所示，第五实施例中的平滑电容器561被布置在逻辑电路区域中。上部电容器绝缘膜522的厚度与电容器绝缘膜602的厚度大体相同，顶电极503的面积大于顶电极603的面积，下部电容器绝缘膜512比电容器绝缘膜602和上部电容器绝缘膜522的每一个都厚。平滑电容器561的电容大于存储电容器661的电容。
[0137]在凹槽510的外侧，上部电容器绝缘膜522的轮廓在下部电容器绝缘膜512的轮廓外侧，并且上部电容器绝缘膜522的下表面的一部分与底电极501接触。
[0138]覆盖存储电容器661和平滑电容器561的层间绝缘膜107被形成在基底100上方。与顶电极503接触的导电插塞105以及与顶电极603接触的导电插塞305被形成在层间绝缘膜107中。在图13A中，层间绝缘膜107在图示中被省略。
[0139]根据具有上述构造的第六实施例，可以获得与第三实施例相同的效果以及与第五实施例相同的效果。
[0140]接下来，将描述根据第六实施例的半导体器件的制造方法。图14A至图14F为示出根据第六实施例的半导体器件的制造方法的多个工艺流程的横截面图。
[0141]首先，如图14A所示，类似于第三实施例，执行直到导电膜153形成的多个工艺。
[0142]接下来，如图14B所示，在导电膜153上形成暴露将要形成凹槽510的区域并覆盖其它区域的掩模691。将要形成凹槽510的区域的宽度为大约60nm。例如，光致抗蚀剂掩模被形成为掩模691。
[0143]之后，如图14C所示，通过蚀刻导电膜153在导电膜153中形成具有环形平面形状的凹槽510。通过蚀刻将导电膜153的将要形成顶电极503的区域与位于异质区域260上的区域电绝缘。在蚀刻之后掩模691残留的情况下，去除掩模691。
[0144]随后，如图14D所示，在导电膜153和铁电膜272上形成覆盖导电膜153的将要留下的区域(包括将要形成顶电极503的区域)并暴露其它区域的掩模692。掩模692大致覆盖将要形成底电极501的区域以及将要形成底电极601的区域。例如，光致抗蚀剂掩模被形成为掩模692。
[0145]然后，如图14E所示，通过蚀刻导电膜153、铁电膜272以及导电膜151形成包括顶电极503、上部电容器绝缘膜522、下部电容器绝缘膜512以及底电极501的平滑电容器561。通过蚀刻还形成了包括顶电极603、电容器绝缘膜602以及底电极601的存储电容器661。还形成了伪顶电极1153。优选的是，上部电容器绝缘膜522的轮廓与下部电容器绝缘膜512的轮廓之间的距离被设定为上部电容器绝缘膜522的厚度的两倍或更多。这是因为电容器绝缘膜602的蚀刻以及上部电容器绝缘膜522的蚀刻在相同的时间内被更加准确地完成。在蚀刻之后掩模692残留的情况下，去除掩模692。
[0146]之后，如图14F所示，在基底100上方形成覆盖平滑电容器561、存储电容器661等的层间绝缘膜107，并且在层间绝缘膜107中形成抵达顶电极503的开口 108和抵达顶电极603的开口 308。然后，在开口 108中形成导电插塞105，并在开口 308中形成导电插塞305。
[0147]然后，必要时形成上层布线、接合焊盘等，并且完成该半导体器件。
[0148]根据该制造方法，由于可以与存储电容器661 —起形成平滑电容器561，因而可以在逻辑电路区域中形成平滑电容器561。因此，采用晶体管栅极结构的平滑电容器所需的专用区域是不必要的，并且可以减小芯片尺寸。
[0149]这里，将描述底电极的优选结构。图15为示出底电极的结构的示例的横截面图。
[0150]底电极710包括位于基底100上的Ti膜701、TiAIN膜702、TiAIN膜703、Ir膜704、氧化铱(IrOx)膜705以及Pt膜706。例如，Ti膜701的厚度为大约20nm或更小，优选地，处于5nm至10nm的范围。Ti膜701可以用作结晶度提高的导电粘合剂膜。例如，TiAIN膜702的厚度为大约20nm。TiAIN膜702可以用作第一氧扩散阻挡膜。例如，TiAIN膜70