中，以与上述半导体基板的正面垂直的方向朝向上述第一方向侧倾斜了 10度以上且 45度以下的注入角度进行上述倾斜离子注入。
[0022] 另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第五 工序中，形成具有与远离所述沟槽的部分相比，所述沟槽侧的部分在与上述第一方向正交 的第二方向上的宽度更宽的Η状的平面形状的上述第二半导体区域。
[0023]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第九 工序之后，还包括第十工序，通过热处理使上述第二半导体区域和上述第三半导体区域扩 散而成为预定的扩散深度。
[0024]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第十 工序之后，还进行形成与上述第二半导体区域和上述第三半导体区域接触的第一电极的工 序。进行在上述半导体基板的背面的表面层形成第二导电型的第四半导体区域的工序。进 行形成与上述第四半导体区域接触的第二电极的工序。
[0025] 根据上述的发明，由于通过倾斜离子注入能够将η型杂质从第一半导体区域的在 第一掩模膜露出的部分注入到第一掩模膜的正下方的部分，所以能够以向第三半导体区域 的形成区域伸出的方式形成第二半导体区域。另外，根据上述的发明，由于在用于形成第二 半导体区域的第一离子注入后继续进行用于形成第三半导体区域的第二离子注入，所以能 够在第三半导体区域的形成区域的沟槽侧的部分被非晶化的状态下进行第二离子注入。因 此，即使在第三半导体区域的形成中使用的第二掩模膜的构图的定位偏离预定位置的情况 下，也能够抑制台面部的沟槽侧的部分的Ρ型杂质浓度变高。由此，能够抑制阈值电压比基 于设计条件的预定的值高。
[0026]另外，根据上述的发明，由于在利用第一掩模膜覆盖栅电极表面（沟槽上部）的状 态下进行用于形成第二半导体区域的倾斜离子注入，所以通过倾斜离子注入而注入的η型 杂质不被注入到邻接的单位单元的台面部。因此，由于在邻接的单位单元的台面部不会形 成对主动作没有贡献的η+型区域，所以能够防止形成寄生晶体管。由此，能够防止由寄生 晶体管的闩锁导致的误动作和/或破坏。
[0027] 有益效果
[0028] 根据本发明的半导体装置的制造方法，获得能够稳定地制作（制造）具有基于设 计条件的预定的电特性的半导体装置的效果。
【附图说明】
[0029] 图1是表示实施方式一的半导体装置在制造过程中的状态的截面图。
[0030] 图2是表示实施方式一的半导体装置在制造过程中的状态的俯视图。
[0031] 图3是表示实施方式一的半导体装置在制造过程中的状态的截面图。
[0032] 图4是表示实施方式一的半导体装置在制造过程中的状态的截面图。
[0033] 图5是表示实施方式一的半导体装置在制造过程中的状态的俯视图。
[0034] 图6是表示实施方式一的半导体装置在制造过程中的状态的截面图。
[0035] 图7是表示实施方式一的半导体装置在制造过程中的状态的截面图。
[0036] 图8是表示实施方式一的半导体装置在制造过程中的状态的截面图。
[0037] 图9是表示实施方式二的半导体装置在制造过程中的状态的截面图。
[0038] 图10是表示实施方式二的半导体装置在制造过程中的状态的俯视图。
[0039] 图11是表示实施方式二的半导体装置在制造过程中的状态的截面图。
[0040] 图12是表示实施方式二的半导体装置在制造过程中的状态的截面图。
[0041] 图13是表示实施方式二的半导体装置在制造过程中的状态的俯视图。
[0042] 图14是表示实施方式二的半导体装置在制造过程中的状态的截面图。
[0043] 图15是表示实施方式二的半导体装置在制造过程中的状态的截面图。
[0044] 图16是表示实施方式二的半导体装置在制造过程中的状态的截面图。
[0045] 图17是表示现有的半导体装置在制造过程中的状态的截面图。
[0046] 图18是表示现有的半导体装置在制造过程中的状态的截面图。
[0047] 图19是表示现有的半导体装置在制造过程中的状态的截面图。
[0048] 图20是表示现有的半导体装置在制造过程中的状态的截面图。
[0049] 符号说明
[0050] 1 :n型漂移层
[0051] 2:p型基区
[0052] 3 :沟槽
[0053] 4 :栅绝缘膜
[0054] 5 :栅电极
[0055] 6 :n+型发射区
[0056] 7 :p+型接触区
[0057] 8 :层间绝缘膜
[0058] 9 :发射电极
[0059] 11 :第一抗蚀掩模
[0060] 12 :第一抗蚀掩模的开口部
[0061] 13 :第一离子注入（垂直离子注入）
[0062] 14 :第一离子注入（倾斜离子注入）
[0063] 15 :第二抗蚀掩模
[0064] 16 :第二抗蚀掩模的开口部
[0065] 17 :第二离子注入
[0066]wl:n+型发射区的沟槽短边方向的宽度
[0067]w2 :第一抗蚀掩模的开口部的沟槽短边方向的宽度
[0068] Θ:倾斜离子注入的注入角度
【具体实施方式】
[0069] 以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和 附图中，在前缀有η或p的层和区域中，分别表示电子或空穴为多数载流子。此外，标记于η 或Ρ的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明， 在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
[0070] (实施方式一）
[0071] 以具备通常的M0S栅（包括金属-氧化膜-半导体的绝缘栅）结构的沟槽栅结构 的纵型IGBT为例对实施方式一的半导体装置的制造方法进行说明。图1、图3、图4、图6~ 图8是表示实施方式一的半导体装置在制造过程中的状态的截面图。图2、图5是表示实施 方式一的半导体装置在制造过程中的状态的俯视图。在图2、图5中分别示出分别用于形成 η+型发射区（第二半导体区域）6和ρ+型接触区（第三半导体区域）7的第一抗蚀掩模11、 第二抗蚀掩模15的平面图案。在图3、图4中示出沿图2的切割线Α-Α'的截面结构。在图 6中示出沿图5的切割线Β-Β'的截面结构。
[0072] 首先，如图1所示，在成为η型漂移层1的η型半导体基板（例如硅（Si)基板 (半导体晶片））的正面的表面层形成P型基区（第一半导体区域）2。η型半导体基板的、 ρ型基区2和后述的ρ+型集电极层（未图示）以外的部分成为η型漂移层1。接下来，形 成从基板正面贯通Ρ型基区2而到达η型漂移层1的沟槽3。以下，例如，以将多个沟槽3 以预定的间隔配置成带状的平面图案的情况为例进行说明。Ρ型基区2例如在被夹持在相 邻的沟槽3间的部分（台面部）中，在沟槽3带状延伸的方向（附图的深度方向：以下，称 为沟槽长度方向（第二方向））隔开预定的间隔，以大致矩形状的平面形状配置有多个。具 体而言，将p型基区2配置为例如方格状的平面图案。
[0073] 接着，将η型半导体基板的正面（即p型基区2的表面）和沟槽3的内壁热氧化， 沿η型半导体基板的正面和沟槽3的内壁形成栅绝缘膜4。接下来，通过向沟槽3的内部 的栅绝缘膜4的内侧埋入的方式使掺杂多晶硅层生长并进行蚀刻，从而在沟槽3的内部隔 着栅绝缘膜4形成栅电极5。接下来，将η型半导体基板的正面热氧化，在η型半导体基 板的正面（即Ρ型基区2与栅绝缘膜4之间）形成成为后述的离子注入的缓冲层的例如厚 度为500Λ的硅氧化膜（Si〇J莫：未图示）。
[0074] 接下来，如图2、图3所示，利用光刻法在η型半导体基板的正面形成与η+型发射 区6的形成区域对应的部分开口的第一抗蚀掩模（第一掩模膜）11。此时，在栅电极5的表 面也保留第一抗蚀掩模11。即，与η+型发射区6的形成区域对应的部分以外的全部部分被 第一抗蚀掩模11覆盖。第一抗蚀掩模11的开口部12例如可以具有呈大致Η状地露出台 面部的平面形状，所述大致Η状是台面部的中央附近的部分的沟槽长度方向的宽度比台面 部的沟槽侧的部分的沟槽长度方向的宽度窄。另外，第一抗蚀掩模11的开口部12在例如 沟槽长度方向隔开预定的间隔地配置有多个。在相邻的单位单元的台面部配置的开口部12 彼此以在与沟槽长度方向正交的方向（即多个沟槽3并列的方向（附图的横向）：以下，称 为沟槽短边方向（第一方向））隔着沟槽3不对置的方式配置。即，第一抗蚀掩模11的开 口部12配置为方格状的平面图案，分别选择性地露出配置成方格状的平面图案的各ρ型基 区2。
[0075] 接下来，将第一抗蚀掩模11作为掩模，进行例如砷（As)、磷（Ρ)等η型杂质的第一 离子注入，在Ρ型基区2的表面层选择性地形成η+型发射区6。η+型发射区6以与栅绝缘 膜4的沿着沟槽3的侧壁的部分接触的方式形成。具体而言，作为该第一离子注入，首先， 将第一抗蚀掩模11作