半导体封装及其制造方法
【技术领域】
[0001]本发明涉及一种半导体封装及其制造方法，更为具体地，涉及一种具备电连接半导体的上部和下部的导电路径的半导体封装及其制造方法。
【背景技术】
[0002]随着半导体制造工艺的持续发展，半导体芯片的大小也不断缩小。近来，半导体芯片的尺寸变得非常小，以至于形成半导体封装时，为了电连接反而需要增加封装的大小。在这种发展过程中，所提出的半导体封装技术中的一个是扇出型封装(Pan-out Package)。
[0003]并且，伴随着在扇出型封装的外侧区域形成上下垂直传输信号的图案结构，并上下层叠相同类型的封装或不同类型的封装，从而在同一封装面积中扩展存储容量或提高半导体的运行性能的技术，正在研发各种类型的半导体封装技术。
[0004]扇出型封装结构是指在半导体芯片的外周面配置将半导体芯片封装在电路板内部的嵌入式结构或半导体芯片的最终的输入和输出端的焊锡球，通常，为了设置电连接半导体封装的上部和下部的导电路径，在基板上形成导通孔(via-hole)，并形成电连接导通孔和半导体芯片的金属再布线层。
[0005]现有的形成有导通孔的扇出型封装，为了连接半导体芯片的焊盘和导通孔，在形成有导通孔的基板上表面形成金属焊盘，同时为了连接外部基板和焊锡球，在基板的下表面形成金属焊盘。并且，在基板的上表面，在金属焊盘上表面形成第一绝缘层，并通过金属再布线层电连接半导体芯片的焊盘和导通孔，然后涂布第二绝缘层。
[0006]但是这种结构的基板上表面的金属焊盘具有一定厚度以上的段差，因此，为了均匀地形成第一绝缘层，需要涂布绝缘层，使其厚度厚于金属焊盘。由于需要形成较厚的绝缘层，在选择绝缘材料方面受限，而且在细间距的图案化方面也面临着受到限制的问题。
[0007]现有技术文献
[0008]专利文献
[0009]授权专利公报10-1362714 (2014年2月13日公告)
【发明内容】
[0010](一)要解决的技术问题
[0011]本发明的实施例涉及一种可制造成薄型的半导体封装及其制造方法。
[0012]并且，涉及一种在贯穿基板的贯穿布线与布线层之间不插入另外的金属焊盘等，也能够层叠布线层的半导体封装及其制造方法。
[0013](二)技术方案
[0014]根据本发明的一个方面，能够提供一种半导体封装，其包括:半导体芯片；基板，包括容纳所述半导体芯片的容纳部和在所述容纳部的外侧沿上下方向贯穿的导通孔；包封材料，将所述半导体芯片和所述基板一体地塑封；贯穿布线，在所述导通孔的内周面沿上下方向延伸；贯穿部件，容纳在所述贯穿布线内部；布线部，包括电连接所述半导体芯片和所述贯穿布线的一侧的布线层；以及外部连接部，与所述贯穿布线的另一侧电连接，可与外部电连接。
[0015]与所述布线层连接的所述贯穿布线的端部可与所述基板的一面设置在同一的平面上。
[0016]与所述布线层连接的所述贯穿布线的端部可设置成在+20 μ m至-20 μ m的范围内从所述基板的一面突出或凹陷形成，或者与所述基板的一面设置在同一平面上。
[0017]所述布线部层叠在所述半导体芯片、所述基板和所述包封材料上，层叠有所述布线部的所述半导体芯片、所述基板和所述包封材料的一面设置在同一平面上，所述布线部可包括:第一绝缘层，层叠在所述半导体芯片、所述基板和所述包封材料上，露出所述半导体芯片的信号垫和所述贯穿布线；布线层，设置在所述第一绝缘层上，电连接所述信号垫和所述贯穿布线；第二绝缘层，设置在所述第一绝缘层和所述布线层上。
[0018]所述第一绝缘层包括分别露出所述信号垫和所述贯穿布线的开口部，所述布线层可填充所述第一绝缘层的开口部，并与所述信号垫和所述贯穿布线连接。
[0019]所述贯穿部件可由非导电性树脂制成。
[0020]所述贯穿部件可由导电性膏制成。
[0021]所述贯穿布线可由导电性膏制成。
[0022]露出所述贯穿布线的所述第一绝缘层的开口部可设置成其内部容纳所述导通孔的棱角。
[0023]所述半导体封装，还可包括焊盘部，其一面与所述贯穿布线粘贴，另一面与所述外部连接部粘贴，并由导电性物质制成。
[0024]粘贴有所述焊盘部的贯穿布线的端部可从所述基板突出，并向外侧延伸。
[0025]所述基板与所述贯穿布线的端部之间可夹杂有金属层。
[0026]根据本发明的另一方面，可提供一种半导体封装的制造方法，所述制造方法如下:准备形成有容纳半导体芯片的容纳部和在所述容纳部的外侧沿上下方向贯穿的导通孔的基板，在所述导通孔的内周面沿上下方向形成贯穿布线，在所述贯穿布线的中空部填充贯穿部件，对所述基板的一面进行平坦化，使所述基板和所述贯穿布线的一端部位于同一平面上，在所述容纳部中容纳半导体芯片，在所述半导体芯片和所述基板上层叠绝缘层，所述绝缘层以露出所述半导体芯片的信号垫和所述贯穿布线的方式层叠，在所述绝缘层上形成布线层，以便将所述信号垫和所述贯穿布线电连接。
[0027]形成所述贯穿布线的方法可以是，利用在所述基板的两面上进行沉积或者电镀工艺来使所述贯穿布线包围所述导通孔的内周面。
[0028]所述贯穿部件可以通过填充导电性膏来设置。
[0029]所述贯穿部件可以通过填充非导电性树脂或者非导电性油墨来设置。
[0030]在填充所述贯穿部件后，可层叠所述基板的一面上所设置的贯穿布线和所述贯穿部件上设置的导电性物质的焊盘部。
[0031]所述半导体制造方法，还包括:在设置在所述基板的一面上的所述焊盘部粘贴干膜(dry film)并图案化(patterning)，并去除除了粘贴有所述干膜的部分之外的其余部分的所述焊盘部和所述贯穿布线的蚀刻(etching)工艺。
[0032]所述半导体制造方法，还包括将与通过所述图案化而所述焊盘部存在的面相对的面进行平坦化的工艺，通过所述平坦化工艺，可使所述基板、所述贯穿布线和所述贯穿部件设置在同一平面上。
[0033]根据本发明的又一方面，可提供一种半导体封装，其包括:半导体芯片；基板，包括容纳所述半导体芯片的容纳部；包封材料，将所述半导体芯片和所述基板一体地塑封；贯穿布线，将所述基板沿上下方向贯穿；贯穿部件，填充在所述贯穿布线的中空部；布线部，电连接所述半导体芯片和所述贯穿布线的一侧；以及外部连接部，与所述贯穿布线的另一侧电连接，可与外部电连接，所述半导体芯片、所述基板和所述包封材料设置在同一平面上，所述布线部包括:第一绝缘层，层叠在所述半导体芯片、所述基板和所述包封材料上，露出所述半导体芯片的信号垫和所述贯穿布线；布线层，设置在所述第一绝缘层上，电连接所述信号垫和所述贯穿布线；第二绝缘层，设置在所述第一绝缘层和所述布线层上，与所述布线部连接的所述贯穿布线的端部与所述基板设置在同一平面上，所述布线部的布线层包括以与所述贯穿布线接触的方式设置的第一半导体封装和第二半导体封装，所述第一半导体封装和所述第二半导体封装上下设置，从而形成封装体叠层(package-on-package)，位于下方的所述第一半导体封装的第二绝缘层以露出所述布线层的一部分的方式设置，位于上方的所述第二半导体封装的外部连接部以与所述第一半导体封装的布线层电连接的方式设置。
[0034](三)有益效果
[0035]本发明的实施例的半导体封装及其制造方法，可将设置在半导体芯片与布线层之间的绝缘层的厚度变薄，由此能够制造薄型封装，使绝缘层材料的可选择范围变广。因此，根据各种应用产品的需求能够选择具有合适的可靠性的材料，从而能够实现细间距的图案化。
[0036]并且，通过使半导体芯片的活性表面与整个堆焊层之间的厚度最小化，从而能够提尚检测灵敏度。
【附图说明】
[0037]图1是本发明的实施例的半导体封装的剖视图。
[0038]图2是沿A-A线切割图1的半导体封装的俯视图。
[0039]图3是表不本发明的另一个实施例的基板的俯视图。
[0040]图4是表示本发明的第一实施例的贯穿布线和布线层的结合结构的放大图。
[0041]图5是表示本发明的第二实施例的贯穿布线和布线层的结合结构的放大图。
[0042]图6是表示本发明的第三实施例的贯穿布线和布线层的结合结构的放大图。
[0043]图7至图21是表示本发明的实施例的半导体封装的制作工艺的剖视图。
[0044]图22是层叠多个图1所示的半导体封装的封装叠层体的剖视图。
[0045]【附图说明】标记
[0046]100:半导体封装110:半导体芯片
[0047]111:活性表面 112:非活性表面
[0048]113:信号垫 120:基板
[0049]121:容纳部 122:导通孔
[0050]123:贯穿布线 124:贯穿部件
[0051]125:焊盘部130:布线部
[0052]131:第一绝缘层132:布线层
[0053]133:第二绝缘层140:包封材料
[0054]150:外部连接部160:第一载体
[0055]161:第一粘贴部170:第二载体
[0056]171:第二粘贴部
【具体实施方式】
[0057]最优选实施方式
[0058]下面，参照附图对本发明的实施例进行详细说明。以下介绍的实施例只是为了向本发明所属领域的普通技术人员完整地说明本发明的范围而提供的，本发明并不限定于在下面说明的实施例。本发明还可以以其他形式具体化。并且，为了明确说明本发明，附图中省略了与说明无关的部分，且为了便于说明本发明，附图中各组成构件的大小可以放大表示。并且，在整个说明书中相同的附图标记表示相同的组成构件。并且，下面使用的术语中的“和/或”包括举出的项目中的某一个或一个以上的所有组合。
[0059]参考图1至图4，说明本发明的实施例的半导体封装100。图1是本发明的实施例的半导体封装100的剖视图，图2是沿A-A线