0、240~接触孔插塞；
[0035] 300~逻辑元件区；
[0036] 400~静态存取存储元件区；
[0037] 310、410 ~硅锗区；
[0038] 320 ~基板；
[0039] 502~虚设栅极堆叠结构；
[0040] 504~虚设栅极介电质；
[0041] 506~虚设栅极；
[0042] 516~虚设栅极间隙壁；
[0043] W1、W2 ~宽度；
[0044] D~深度；
[0045] Η1、ΗΓ、H2、H2'~高度；
[0046] A、B、C、D~范围。
【具体实施方式】
[0047]以下以各实施例详细说明并伴随着【附图说明】的范例，做为本发明的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或 是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未绘示或描述的元件，为本领域技术人员所知的形式。
[0048]图2显示基板2,其为晶片1的一部分，基板2可包括位于元件区100中的一第一部分 和位于元件区200中的一第二部分。在本发明一实施例中，元件区100可为一逻辑元件区，其 可为例如一核心电路区、一输入/输出（I/O)电路区及/或类似的元件区。且元件区200可为 一存储器电路区，其可包括例如静态存取存储器（以下简称SRAM)单元之存储器单元。因此， 元件区200可为一SRAM区。在本发明其他实施例中，元件区100可为一区域，其元件(例如电 晶体)密度低于元件区200的元件密度。元件区100中的有源区101的尺寸可大于元件区200 中的有源区201的尺寸。举例来说，有源区101的长度(其为垂直于宽度Wl的方向的有源区的 尺寸)可为元件区200的各别长度的5至30倍。如果从俯视图看去，有源区101可接近于一长 条物，其宽度Wl小长条物的尺寸。另一方面，有源区201可为一正方形或者为具有接近的宽 度(W2)和长度的一长方形。形成浅沟槽隔绝区（STI region)4以隔绝元件区100和200。基板 2可包括例如硅的块状半导体材料，或例如绝缘层上覆硅(SOI)结构的一复合结构。
[0049] 于元件区100和基板2的上方形成包括栅极介电质104和栅极106的栅极堆叠结构 102。于元件区200和基板2的上方形成包括栅极介电质204和栅极206的栅极堆叠结构202。 栅极介电质104和204可包括氧化硅或例如介电常数大于7的的高介电常数(high-k)材料。 栅极106和206可包括例如掺杂多晶硅、金属、金属硅化物或上述组合的常用导电材料。此 外，虚设栅极堆叠结构502包括虚设栅极介电质504和虚设栅极506,其中虚设栅极506可为 电性浮接(floating)。
[0050] 请参考图3,可利用例如注入p型掺质的方式形成轻掺杂源/漏极（LDD)区110和 210。栅极106和206可视为掩模以使轻掺杂源/漏极(LDD)区110和210的内侧壁大体上分别 与栅极106和206的边缘对齐。
[0051 ] 请参考图4，形成栅极间隙壁116、216和虚设栅极间隙壁516。在本发明一实施例 中，每一个栅极间隙壁116和216可包括一衬垫氧化层位于上述衬垫氧化层上方的一氮化物 层。在本发明其他实施例中，每一个栅极间隙壁116和216可包括一层或多层，每一个栅极间 隙壁116和216可包括氧化物、氮化硅、氮氧化硅/或其他介电材料，可利用等离子体增强型 化学气相沉积(PECVD)法、低压化学气相沉积(LPCVD)法、次常压化学气相沉积(SACVD)法或 其他类似的方法的常用方法形成每一个栅极间隙壁116、216。栅极间隙壁116和216的形成 方式可包括全面性形成栅极间隙壁层，且接着进行蚀刻步骤以移除上述栅极间隙壁层的水 平部分，以使上述栅极间隙壁层的剩下的垂直部分形成栅极间隙壁116和216。
[0052]请参考图5，可利用各向同性或各向异性蚀刻基板2的方式形成凹陷118和218。凹 陷118和218的深度D可介于5〇〇A至1000 A之间，然而也可使用其他的厚度。然而，本领域 技术人员当可了解，说明书中所提到的尺寸仅做为实施例，如果使用不同的工艺的话可以 改变上述尺寸。在本发明一实施例中，凹陷118的剖面图可为一矛形（spare shape)。在透视 图中，每一个凹陷118和218的底部的具有一上下颠倒的金字塔形(upside-down pyramid shape)。然而，也可依据用于蚀刻工艺中的方法和工艺参数，而使凹陷具有其他的形状。 [0053]图6显示外延区的形成方式。可利用选择性外延成长步骤中，于凹陷118和218中成 长例如硅锗的一半导体材料，以形成外延区120和220。上述半导体材料可具有较基板2大的 晶格常数。当进行外延成长步骤时，可掺杂或可不掺杂想要的掺质。在经过一退火工艺之 后，硅锗会试着恢复其晶格常数，因此会对最终PMOS元件沟道区导入压缩应力。在说明书 中，硅锗外延区120和220可各别视为硅锗应力物120和220。
[0054]用于成长硅锗的前驱气体可包括例如甲锗烷(GeH4,其提供锗）和二氯硅烷(DCS， 其提供硅）的成长气体。另外可添加一含碳硅源气体（例如甲基硅甲烷（（CH3)SiH3)或 SiCxH4-x)及/或一含碳锗源气体(例如GeCH3或GeC xH4-x)。可导入择自氯化氢气体(HCl)、氢氟 酸气体(HF)、氯气（Cl2)或上述组合的一蚀刻气体，用以移除成长于例如栅极间隙壁116和 216和浅沟槽隔绝区（STI regi〇n)4上的不想要的硅锗部分。在本发明其他实施例中，上述 蚀刻气体可择由自CxF yHz、CxClyHz、Si xFyHz和SixClyHi组成的族群，其中x、y、z值表示各别 元素的比例。上述蚀刻气体也可具有降低图案负载效应（local loading effect)的效果。 因此，在外延成长步骤期间，成长和蚀刻两者会同时存在。然而，成长速率会大于蚀刻速率， 因此净效应为成长。在本发明一实施例中，可于一腔体中使用低压化学气相沉积(LPCVD)法 的方式进行选择性成长步骤，腔体中气体的总压力可介于约1托尔(torr)至200托尔(torr) 之间，或介于约3托尔（torr)至50托尔（torr)之间。在选择性成长步骤期间，晶片1的温度例 如可介于500 °C至800 °C之间。
[0055] 如图5所示，因为图案负载效应会分别导致凹陷118和218的不同宽度W3和W4，W3大 于W4。硅锗应力物220的（I11)方向的晶格面(facet)会钉扎(pin)于外延区218中（如图6所 示）。因此，硅锗应力物220会具有（111)方向的平面。此外，硅锗应力物220的成长速率低于 硅锗应力物120。因此，如图6所示，位于基板2的顶面2a上方的硅锗应力物120的高度ΗΓ会 小于位于基板2的顶面2a上方的硅锗应力物220的高度H2'。位于基板2的顶面2a上方的硅锗 应力物220可为一金字塔形或接近于一金字塔形，且上述的斜面具有（111)晶格的表面。高 度ΗΓ、高度H2'和非平面顶面轮廓的高度差，特别是硅锗应力物220，会导致后续元件工艺 的复杂度，且会不利于元件性能表现。
[0056]如图7所示，在本发明一实施例中，在硅锗应力物220的顶端高于基板2的顶面2a之 后，可进行一选择性回蚀刻步骤，以回蚀刻硅锗应力物220。在本发明其他实施例中，当上述 选择性回蚀刻步骤时间开始时，硅锗应力物220的顶端(参考图6)可对齐于基板2的顶面2a 或低于基板2的顶面2a。在本发明一实施例中，当硅锗应力物220的顶部为近似金字塔形时， 且其中上述硅锗应力物220的顶部高于基板2的顶面2a时，则开始进行上述选择性回蚀刻步 骤。
[0057] 可以原位(in-si tu)方式进行娃锗应力物120和220的选