例，所述多个导电接垫220被配置成群组，所述多个导电接垫320被配置成群组。导电接垫220这群组与导电接垫320这群组可以共同经由嵌入在核心层200内的单一块状介层插塞120电连接在一起。所述块状介层插塞120贯穿核心层200的整个厚度。
[0045]根据本发明实施例，所述多个导电接垫230被配置成群组，所述多个导电垫330被配置成群组。导电接垫230这群组与导电接垫330这群组可以共同经由嵌入在核心层200内的单一块状介层插塞130电连接在一起。所述块状介层插塞130贯穿核心层200的整个厚度。
[0046]根据本发明实施例，各个所述块状介层插塞110、120、130可以由整块(或一体成型的)金属，例如铜，或其他合适的散热材料所构成。根据本发明实施例，例如，各个所述块状介层插塞110、120、130的宽度可以是所述导孔或电镀通孔440的直径的100倍。因此，散热性能及电源完整性可以同时显著获得改善。
[0047]图2示例了从封装基板的PCB侧俯视导电接垫及块状介层插塞的布局示意图。其中，相同的组件、区域或层仍沿用相同符号来表示。应该理解的是，图2中所示例的从封装基板的PCB侧俯视导电接垫及块状介层插塞的布局或布线图案仅为例示说明。在其它实施例中，也可以采用不同布局及布线图案。
[0048]如图2所示，在中央区域101内，所述块状介层插塞110、120、130以虚线表示。根据本发明实施例，所述块状介层插塞HO可以围绕所述块状介层插塞120、130。在图2中，一组用于输送接地信号的导电接垫210共同电连接到单一块状介层插塞110，一组用于在第一电源域(PD输送电源信号的导电接垫220共同电连接到单一块状介层插塞120，以及一组用于在第二电源域(P2)传送电源信号的导电接垫230共同电连接到单一块状介层插塞 130。
[0049]图3为依据本发明另一实施例所绘示的倒装芯片芯片尺寸封装(FCCSP)的剖面示意图。如图3所示，倒装芯片芯片尺寸封装I包含如上所述的封装基板100，以及翻面的半导体裸芯片(或芯片)10，其主动面朝下组装到封装基板100的芯片侧。例如，封装基板100可以是2层基板，仅具有两层金属布线层，分别设置在封装基板100的两个相对侧。但是应当理解的是，在其它实施例中，半导体裸芯片10也可用晶圆级封装来取代，例如，散出型晶圆级封装(fan-out wafer level package)，但并不限于此。
[0050]根据本发明实施例，半导体裸芯片10还具有多个接合焊垫11、12、13、14，布置在其主动面上，其中该主动面直接面向封装基板100的芯片侧。在所述半导体裸芯片10与所述封装基板100之间设置有多个导电组件20分别将接合焊垫11、12、13、14电连接至导电接垫310、320、330、340。根据本发明实施例，导电组件20可以包括铜柱或焊锡凸块，但不限于此。
[0051]在半导体裸芯片10与封装基板100之间，可以设置底胶(underfill) 30以包覆导电组件20。已知，底胶30可控制焊点的应力，该应力是由半导体裸芯片10与封装基板100之间的热膨胀系数差异所引起。底胶30经过固化后，可以吸收应力，降低对焊锡凸块的应变，大大增加了封装成品的寿命。应理解的是，在某些情况下，底胶30可以省略，或以其他材料代替，例如，成型模料(molding compound)。此外，可提供成型模盖40包覆住半导体裸芯片10以及封装基板100的部分表面。
[0052]如上所述，根据本发明实施例，中央区域101内的接地接垫被配置在同一群组，并经由单一块状介层插塞110电连接在一起，中央区域101内的第一电源域(Pl)的电源接垫被配置在同一群组，并经由单一块状介层插塞120电连接在一起，以及中央区域101内的第二功率域(P2)的电源接垫被配置在同一群组，并经由单一块状介层插塞130电连接在一起。在半导体裸芯片10的操作过程中产生的热，能够有效地通过所述块状介层插塞110、120、130进行散热。另外，在第二面200b上，设置有多个锡球50，提供后续的连接使用。经由块状介层插塞110、120、130导出的热，可以再经由锡球50传导至外部，例如，电路板。
[0053]图4为依据本发明另一实施例所绘示的封装上封装(PoP)的剖面示意图。如图4所示，封装上封装2包含如上所述的封装基板100，以及翻面的半导体裸芯片(或芯片)10，其主动面朝下组装到封装基板100的芯片侧。例如，封装基板100可以是2层基板，仅具有两层金属布线层，分别设置在封装基板100的两个相对侧。但是应当理解的是，在其它实施例中，半导体裸芯片10也可用晶圆级封装来取代，例如，散出型晶圆级封装，但并不限于此。
[0054]同样的，在所述半导体裸芯片10与所述封装基板100之间设置有多个导电组件20分别电连接接合焊垫11、12、13、14及导电接垫310、320、330、340。根据本发明实施例，导电组件20可以包括铜柱或焊锡凸块，但不限于此。在半导体裸芯片10与封装基板100之间，可以设置底胶30，包覆导电组件20。应理解的是，在某些情况下，底胶30可以省略，或以其他材料代替，例如，成型模料。
[0055]如上所述，根据本发明实施例，中央区域101内的接地接垫被配置在同一群组，并经由单一块状介层插塞110电连接在一起，中央区域101内的第一电源域(Pl)的电源接垫被配置在同一群组，并经由单一块状介层插塞120电连接在一起，以及中央区域101内的第二功率域(P2)的电源接垫被配置在同一群组，并经由单一块状介层插塞130电连接在一起。
[0056]在封装基板100的芯片侧上组装有芯片封装60，并通过导电组件80，例如，焊锡凸块或铜柱，电连接到封装基板100上的相应接垫350。例如，芯片封装60可以是动态随机存取存储器(Dynamic Random Access Memory,DRAM)芯片封装，但并不限于此。另外，在第二面200b上，设置有多个锡球50，提供后续的连接使用。经由块状介层插塞110、120、130导出的热，可以再经由锡球50传导至外部，例如，电路板。
[0057]在本发明的前述范例中，主要以二层结构的封装基板为例进行说明，但是可以理解的是，本发明的封装基板也可以为多层结构，例如三层或四层等。
[0058]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种封装基板，其特征在于，包含有: 核心层，具有第一面以及相对于该第一面的第二面，并且该核心层具有中央区域和围绕该中央区域的周边区域； 接地接垫群组，设置在该中央区域内的该第二面上； 第一电源接垫群组，设置在该中央区域内的该第二面上； 第一块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该接地接垫群组共同电连接于该第一块状介层插塞；以及 第二块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该第一电源接垫群组共同电连接于该第二块状介层插塞。2.如权利要求1所述的封装基板，其特征在于，该第一块状介层插塞及该第二块状介层插塞由整块金属所构成，且该整块金属贯穿该核心层的整个厚度。3.如权利要求1所述的封装基板，其特征在于，该接地接垫群组仅通过该第一块状介层插塞与该第一面相连通。4.如权利要求1所述的封装基板，其特征在于，该第一电源接垫群组仅通过该第二块状介层插塞与该第一面相连通。5.如权利要求1所述的封装基板，其特征在于，另包含: 第二电源接垫群组，设置在该中央区域内的该第二面上；以及 第三块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该第二电源接垫群组共同电连接于该第三块状介层插塞。6.如权利要求5所述的封装基板，其特征在于，该第一电源接垫群组用于输送第一电源域电源信号，该第二电源接垫群组用于输送第二电源域电源信号，该第一电源域电源信号不同于该第二电源域电源信号。7.如权利要求1所述的封装基板，其特征在于，该第一块状介层插塞及该第二块状介层插塞包含铜。8.如权利要求1所述的封装基板，其特征在于，该第一块状介层插塞环绕该第二块状介层插塞。9.一种半导体封装，该半导体封装为球栅阵列式封装，其特征在于，包含有: 如权利要求1?8中任一项所述的封装基板；以及 芯片，组装到该封装基板的该第一面上。10.如权利要求9所述的半导体封装，其特征在于，该芯片以其主动面朝下的方式组装到该封装基板的该第一面上，和/或，还包含:芯片封装，组装到该封装基板的该第一面上。
【专利摘要】本发明实施例公开了一种封装基板及其半导体封装。其中封装基板包括：核心层，具有第一面以及相对于该第一面的第二面，并且该核心层具有中央区域和围绕该中央区域的周边区域；接地接垫群组，设置在该中央区域内的该第二面上；第一电源接垫群组，设置在该中央区域内的该第二面上；第一块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该接地接垫群组共同电连接于该第一块状介层插塞；以及第二块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该第一电源接垫群组共同电连接于该第二块状介层插塞。本发明实施例的封装基板及其半导体封装，具有较佳的散热性，因此能够提高封装结构的效能。
【IPC分类】H01L23/367
【公开号】CN105633035
【申请号】CN201510777400
【发明人】许文松, 陈泰宇
【申请人】联发科技股份有限公司
【公开日】2016年6月1日
【申请日】2015年11月13日
【公告号】EP3024022A1, US20160148854