23]在各种实施例中，第二 PLL 108可以包括在反馈节点112与第二 VC0110之间彼此串联耦接的相位频率检测器(PFD) 144、电荷栗(CP) 148和/或低通滤波器(LPF) 152。在一些实施例中，第二 PLL 108还可以包括预分频器154，该预分频器154耦接在第二 VCO 110与第二输出端子128之间以对由第二 VCO 110生成的输出信号进行缩放(例如，乘或除)，从而在第二输出端子128处提供第二输出信号。
[0024]在一些实施例中，第二 PLL 108还可以包括用于选择性地使该第二 PLL 108开路或闭合的开关156。例如，当第二 PLL 108闭合时，开关156可以提供从反馈节点112经由第二 VCO 110到输出节点128的导电通路。当第二 PLL 108开路时，开关156可以将第二VCO 110与预定控制电压160耦接。开关156可以由控制电路164进行控制。
[0025]在各种实施例中，第二 PLL 108可以在电路100上电时开路一段时间。因此，第二VCO 110可以接收预定控制电压160。在一些实施例中，预定控制电压160可以与第二 VCO110的调谐范围(例如，使第二 VC0110有效地进行操作的控制电压的范围)的中段基本上对应。在各种实施例中，开关156可以在第一 PLL 104已实现锁定之后(例如，当反馈信号与基准信号在相位和/或频率上基本上类似时)使第二 PLL 108闭合。例如，响应于指示第一 PLL 104是否已锁定的锁定检测信号，控制电路164可以控制开关156来使第二 PLL108闭合。
[0026]在各种实施例中，第一 PLL 104可以包括在反馈节点112与第一 VC0106之间彼此串联耦接的PFD 168、电荷栗(CP) 172和/或低通滤波器(LPF) 176。在一些实施例中，第一PLL 104还可以包括预分频器180，该预分频器180耦接在第一 VCO 106与第一输出端子124之间以对由第一 VCO 110生成的输出信号的频率进行缩放(例如，除或乘)，从而在第一输出端子124处提供第一输出信号。
[0027]PFD 168可以将反馈信号的相位和/或频率分别与基准信号的相位和/或频率进行比较，并且可以基于该比较来生成控制信号。控制信号可以通过电荷栗172和低通滤波器176进行传递，并且用于控制由第一 VCO 106生成的输出信号。可以通过PFD 168来调整控制信号，以使反馈信号在相位和/或频率上近似等于基准信号。一旦反馈信号在相位和/或频率上近似等于基准信号，则第一 PLL 104被认为已实现锁定。第一 PLL可以生成锁定检测信号以指示第一 PLL 104何时实现锁定。
[0028]如以上所讨论地，在第一 PLL 104已锁定之后，例如响应于锁定检测信号，开关156可以使第二 PLL 108闭合。PFD 144可以将反馈信号的相位和/或频率分别与基准信号的相位和/或频率进行比较，并且可以基于该比较来生成控制信号。该控制信号可以通过电荷栗148和低通滤波器152进行传递，并且在第二 PLL 108闭合时该控制信号用于控制由第二 VCO 110生成的输出信号。控制信号可以通过PFD 144来调整，以使反馈信号在相位和/或频率上近似等于基准信号。
[0029]在各种实施例中，第二 VCO 110可以具有与第一 VCO 106的类型不同的类型。例如，第二 VCO 110与第一 VCO 106相比可以具有较低的噪声、较高的Q、较窄的调谐频带(例如，输出频率的范围)和/或较高的输出频率。在一些实施例中，第二 VCO 110可以为体声波(BAW)振荡器。第一 VCO 106可以为例如电感电容(LC)振荡器。另外或替选地，第一PLL 104与第二 PLL 108相比可以具有较高的增益。
[0030]在各种实施例中，第一 PLL 104相对于第二 PLL 108的较高增益可以使得第一 PLL104能够对输出时钟信号中的漂移更快地做出响应，从而使第一 PLL 104对输出时钟信号中的漂移中的大多数进行补偿(例如，相对于由第二 PLL提供的补偿)。另外，在第一 PLL104已实现锁定之后使第二 PLL 108闭合可以使得第二 PLL 108能够在接近预定控制电压160的第二 VCO 110的控制电压处实现锁定。因此，窄带宽、高Q的VCO诸如BAW VCO可以用于第二 VCO IlOo第二 VCO 110的高Q和低相位噪声可以为第二输出信号提供低抖动。
[0031]另外，由于第二输出信号的较高频率，所以第二 PLL 108可以贡献输出时钟信号的频率中大多数频率。由于第一 PLL 104生成相对较低的频率，所以第一 PLL 104与PLL108相比可以具有相对较低的噪声和较低的抖动。因此，第一输出信号还可以展现出低噪声和低抖动。因此，由电路100根据第一输出信号和第二输出信号生成的输出时钟信号可以具有低噪声和低抖动，并且电路100还可以具有较宽的调谐范围。
[0032]在各种实施例中，分频器140、预分频器154和/或预分频器180的分频系数可以基于许多因素来选择，该许多因素包括输出时钟信号的期望频率、基准信号的频率、第一VCO 106的调谐范围和/或中心频率以及/或第二 VCO 110的调谐范围和/或中心频率。例如，在一个非限制性实施例中，基准信号可以具有大约30.72兆赫(MHz)的频率并且输出时钟信号的期望频率可以为大约1228.SMHz0因此，分频器的分频系数可以为大约40(即，1228.8/30.72 = 40)。另外，第一 VCO 106可以具有大约230.4MHz的中心频率，并且第二VCO 110可以具有大约2400MHz的中心频率。在一些实施例中，预分频器180的分频系数可以为大约8并且预分频器154的分频系数可以为大约2，从而生成具有230.4/8+2400/2 =1228.8的频率的输出时钟信号。在一些实施例中，输出时钟信号可以被分频以生成具有不同频率的时钟信号。
[0033]图2示出了用于根据各种实施例操作时钟产生电路(例如，时钟产生电路100)的方法200 ο在一些实施例中，时钟产生电路可以包括或耦接至一个或更多个非暂态计算机可读介质，在该一个或更多个非暂态计算机可读介质上存储有在被执行时使时钟产生电路执行方法200的指令。
[0034]在204处，方法200可以包括对时钟产生电路的第一 PLL(例如，第一 PLL 104)进行操作。对第一 PLL进行操作可以包括向第一 PLL提供电力以使第一 PLL调整由该第一PLL生成的输出信号直到基于该输出信号的反馈信号在相位和/或频率上近似等于基准信号为止。
[0035]在208处，方法200可以包括检测第一 PLL已锁定。例如，可以基于锁定检测信号来检测第一 PLL已锁定。
[0036]在212处，方法200还可以包括响应于在208处的检测来使第二 PLL(例如，第二PLL 108)闭合。第一 PLL和第二 PLL可以接收相同的反馈信号，并且可以进行组合以基于该反馈信号和基准信号来形成输出时钟信号。在一些实施例中，方法200还可以包括在在212处使第二 PLL闭合之前向第二 VCO提供与第二 VCO的调谐范围的中段基本上对应的控制电压。
[0037]根据一些实施例，时钟产生电路100可以在多个装置中使用，例如，如图3所示的的无线通信装置300。在各种实施例中，无线通信装置300可以为但不限于为移动电话、寻呼装置、个人数字助理、文本消息收发装置、便携式计算机、基站、雷达、卫星通信装置或能够无线地发送和/或接收RF信号的任何其他装置。
[0038]无线通信装置300可以具有至少如所示地彼此耦接的天线结构304、双工器308、收发器312、主处理器316以及存