)，Vt(3)，…，W及Vt(2脚的状态。然而，应注意的是，处理电路750 并不限于将阔值电压分类成两种状态，且处理电路750也可根据不同的应用将阔值电压分 类成=种状态。
[0114] 图12为本发明的一个范例中的地址数据与感应到的相应半导体单元的阔值电压 Vt值之间的关系示意图，图12在左边示出了地址数据并在右边示出了感应到的相应半导 体单元的阔值电压，其中示出了由于随机渗杂物波动而导致的阔值电压Vt的波动。在此 一范例实施例中，假设为n型金属氧化物半导体场效应管（Metal-Oxide-Semicon化Ctor Field-EffectTransistor;简称MOS阳T) (P型通道），其阔值电压在0. 5V到0. 8V周围波 动。此差异源自存在于娃基板的表面上的源极边缘周围的负离子。一般认为，0.5V对应于 负离子不存在于在娃基板的表面上的源极边缘周围的情况，而0. 8V对应于负离子存在于 在娃基板的表面上的源极边缘周围的情况。
[0115] 图13为在二维（2D)平面区域上的地址结构示意图（也即映射表），其中地址1， 地址W及地址2N被映射在棋盘状图案中。
[0116] 图14为一个示范性实施例的在负离子随机渗杂的情况下半导体单元的阔值电压 Vt值的分布示意图。右边的峰值对应于负离子存在于在娃基板的表面上的源极边缘周围的 情况。具有较高阔值电压Vt的尾部源自存在于娃基板的表面上的源极边缘周围的第二个 或更多的负离子。其他的峰值对应于负离子不存在于娃基板的表面上的源极边缘周围的情 况。属于右边的峰值的半导体单元在棋盘上被示出成黑色化，而其他半导体单元在棋盘上 被示出成白色W。
[0117] 图16为根据一个示范性实施例的表示半导体单元的阔值电压Vt分布的在棋盘状 图案上的黑白分布的示意图。通过感应到的阔值电压的分布来确定棋盘状图案（也就是映 射表）上的黑白布置。因为装置中负离子的位置在半导体单元间波动，所W棋盘状图案关 于随机渗杂波动而波动。
[0118] 在此实施例中，负离子可由正离子取代。图15为根据一个示范性实施例的在正离 子随机渗杂的情况下感应到的半导体单元的阔值电压Vt值的分布示意图，如图15中所说 明，即使在此种情况下，右边的峰值也为黑色化且另一个峰值为白色W。W下实施例基本不 变，只要黑白棋盘状图案（说明在图16中）W类似的方式由随机渗杂波动RDF而形成。
[0119] 用P型场效应晶体管（FieldEffectTransistor;简称阳T) (n通道）取代n型 FET(p通道）也是有可能的。如图16中所说明，即使在此种情况下，右边的峰值也为黑色 化且另一个峰值为白色W。W下实施例基本不变，只要黑白棋盘状图案（图16)W类似的 方式由随机渗杂波动RDF而制成。
[0120] <第二实施例：元件结构〉 阳121] 图17为根据本发明的第二示范性实施例的元件结构示意图，所述元件结构具 有作为唯一的栅极的共用字线（wordline,简称WL)，连接至共用字线WL上的多个罐片 式FET，字线的形状为板形，而每一个罐片式FET可满足通道宽度W(也就是德布洛伊长度 值化)）大约IOnm的条件，且通道长度L比IOnm大得多。应注意的是，字线在通常的罐片式 FET系统中可W为独立的。在字线与通道之间存在栅极绝缘层。
[0122] <第^实施例栅极型〉
[0123] 图18为根据本发明的第S示范性实施例的另一个元件结构示意图，所述元件结 构具有缠绕罐片W形成多个S栅极半导体单元的共用WL。存在连接至共用栅极上的多个 罐片式FET。WL如所示般缠绕罐片从而使元件结构为=栅极。每一个罐片式FET可满足通 道宽度W(也就是德布洛伊长度值化)）在10皿周围的条件，且通道长度L比10皿大得多。 栅极绝缘层也围绕罐片层且被共用字线WL围绕。应注意的是，字线在典型的罐片式FET系 统中可W为独立的。
[0124] 图11中的每一个感应放大器S/A读取如图11中所示的相应半导体单元的阔值电 压Vt。2N个半导体单元和2N个感应放大器S/A利用共用字线WL作分组，如图12、图17W 及图18中所示，且也利用共用源极线化作分组，如图11中所示。感应到的在组中的半导 体单元的阔值电压标记为Vt(1)，Vt(2)，…，Vt(2脚，其中每一个Vt(n)对应于地址n，如图 11中所示，其中n为从1到2N。此对应关系在图12中示出，且阔值电压的分布分成两个峰 值，也就是较高阔值电压Vt峰值（黑色BL)和较低阔值电压Vt峰值（白色W)，如图14中 所示。如果图11和图12中所示的地址映射到2D区域上面，如图13中所示，而获得关于随 机渗杂波动的白黑棋盘状图案，如图16中所示。 阳125] 为了读取阔值电压，如图11、图17W及图18中所示，通过共用字线WL施加读取 电压。此读取电压可能高于较低阔值电压Vt峰值（W)的较高尾部且低于较高阔值电压Vt峰值度L)的较低尾部，如图19中所示（图19为一个示范性实施例的阔值电压Vt分布中 的读取电压与较低阔值电压Vt峰值（W)W及较高阔值电压Vt峰值度L)之间的关系示意 图）。
[01%] 图20为本发明的第四实施例的具有波动的读取电压、较低阔值电压Vt峰值（W) W及较高阔值电压Vt峰值度L)之间的关系示意图，由于字线偏移电阻的波动，可能需要注 意读取电压的波动，如图20中所示。然而，在本发明的示范性实施例中，字线为如图11、图 17化及图18中所示的共用字线札，且偏移电阻非常小。 阳127] 更重要的感应课题是如下文所描述的随机电报噪声（Randomtelegraphnoise; 简称RTN)，图21为一个示范性实施例的引起随机电报噪声RTN的原因的示意图，在图21中 示意性地说明所述随机电报噪声。如果存在接口浅陷阱（interhceshallowtrap)，则电 子将被运些陷阱反复捕获或从运些陷阱中发射出来。此捕获-去捕获（trap-detrap)现象 迅速且随机地产生，且因此感应到的阔值电压是波动的。在本发明的此示范性实施例中，波 动幅度是可检测的（约为200mV)但却比由在源极侧存在的离子造成的阔值电压偏移小得 多。 阳128] 图22为一个示范性实施例的当电子由接口陷阱（interhcetrap)捕获时的能带 图，在图22中，电子被接口陷阱捕获。应注意的是，此陷阱靠近接口但仍在氧化物中。与在 通道内部的源极边缘上的离子的影响相比，源极边缘周围的峰值阻障（peakbarrier)的堆 积减少。因此，此陷阱对通过通道的电流传输的影响要小于如图10中所述的通道内部的源 极侧上的离子对通过通道的电流传输的影响。 阳129] 图23为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W的峰值 过渡到W与化之间的间隔窗（gapwindow)的示意图，如图23中所说明，半导体单元可能 从W的峰值过渡到峰值W与峰值化之间的间隔窗，但因为由随机电报噪声RTN造成的阔值 电压Vt偏移的幅度较小而不能直接从W峰值转移到化峰值。
[0130] 图24为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与化之 间的间隔窗过渡到W的峰值的示意图，如图24中所说明，由于随机电报噪声RTN半导体单 元可能从W峰值与化峰值之间的间隔窗过渡到峰值W。此可当作是图23的反向过程。 阳131] 图25为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从化的峰值 过渡到W与化之间的间隔窗的示意图，如图25中所说明，半导体单元可能从峰值化过渡 到峰值W与峰值化之间的间隔窗，但因为由随机电报噪声RTN造成的阔值电压Vt偏移的 幅度较小而不能直接从峰值化转移到峰值W。
[0132] 图26为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与化之 间的间隔窗过渡到化的峰值的示意图，如图26中所说明，由于随机电报噪声RTN半导体单 元可能从峰值W与峰值化之间的间隔窗过渡到峰值化。此可当作是图25的反向过程。 阳133] RTN的另一个重要特征是阔值电压Vt反复地发生变化，图27为一个示范性实施例 的由于RTN而使阔值电压Vt从在W中的电压改变成低于读取电压的在间隔窗中的电压并 朝向W回复的示意图，图28为一个示范性实施例的阔值电压Vt从在W中的电压改变成高 于读取电压的在间隔窗中的电压并朝向W回复的示意图，如图27和28中所示。图27说明 阔值电压Vt从峰值W内部的电压改变成低于读取电压的间隔窗中的电压并朝向峰值W回 传的情况。应注意的是，回传值的幅度一般与第一个阔值电压Vt改变的幅度不同。图28 说明阔值电压Vt从峰值W内部的电压改变成高于读取电压的间隔窗中的电压并朝向峰值 W回传的情况。应注意的是，回传值的幅度一般与第一个阔值电压Vt改变的幅度不同。 [0134] 此外，图29为一个示范性实施例的阔值电压Vt从在W内部朝向间隔窗改变的若 干种情况的示意图。阔值电压Vt偏移的幅度一般彼此之间不同。图30为一个示范性实施 例的阔值电压Vt从在间隔窗内部改变至W的若干种情况的示意图。图31为一个示范性实 施例的阔值电压Vt从在化内部朝向间隔窗改变的若干种情况的示意图。图32为一个示 范性实施例的阔值电压Vt从在间隔窗内部改变至化的若干种情况的示意图。在上述附图 (图29至图32)中，阔值电压Vt偏移的幅度一般彼此之间不同且由RTN导致的阔值电压 Vt偏移大于由共用字线WL的较低薄层电阻造成的读取偏压的波动。 阳135] 因此，由随机电报噪声造成的阔值电压Vt波动得到了缓解。在本发明中，用于去 除随机电报噪声RTN的影响的基本构想是通过对阔值电压进行反复读取。因为归因于RTN的阔值电压Vt偏移在每一次感应中会发生改变，如图27和图28所示，所W反复感应可去 除RTN的影响。此反复感应的步骤可在所有的半导体单元晶体管中执行。
[0136] 图33为本发明的一个实施例的半导体单元晶体管（比特）的叠代感应的流程示 意图。首先，选定待感应的半导体单元晶体管。随后，给定连续感应的叠代的数目（脚，其中 N通常超过10。也给定读取电压和参考电流（Ir)。读取电压可能高于峰值W的右边尾部值 且低于峰值化的左边尾部值，如图27到图32中所示。参考电流一般可通过考虑技术节点 (也就是通道长度L)而确定。叠代计数（i，jW及k)在初始条件下都设为零。接着，感应 到所说明的半导体单元晶体管（比特）的漏极电流（Id),且第一个叠代计数（i)增加一， 也就是i=i+1。随后，将漏极电流（Id)与参考电流（Ir)做比较。如果Id的绝对值大于 Ir的绝对值，则第二个叠代计数（j)增加一。否则，第S个叠代计数化）增加一。随后，将 第一叠代计数（i)与连续感应的叠代的数目（脚做比较。如果KN，步骤回到漏极电流的感 应，且第一叠代计数（i)再次增加一。否则，将第二叠代计数（j)与第=叠代计数化）做比 较。如果j〉k，则感应到的半导体单元的阔值电压属于图14、图19、图20,W及图23到图32 中所示的峰值W(白色）