专利名称：高可靠度栅极驱动电路的制作方法
高可靠度栅极驱动电路
技术领域：
本发明是有关于一种栅极驱动电路，尤指 一 种具交互下拉机制与辅 助下拉机制的高可靠度栅极驱动电路。
背景技术：
液晶显示装置(Liquid Crystal Display; LCD)是目前广泛使用的一种 平面显示器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工 作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列 状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示影像。 一般而言，液晶显示装置包含有多个画素单元、栅极驱动电路以及源极驱动 电路。源极驱动电路用来提供多个数据信号至多个画素单元。栅极驱动电路 包含多级移位缓存器，用来提供多个栅极驱动信号以控制多个数据信号写入 至多个画素单元。因此，栅极驱动电路即为控制数据信号写入操作的关键性 组件。
图1为现有栅极驱动电路的示意图。如图1所示，栅极驱动电路100包 含第一移位缓存器模块105与第二移位缓存器模块106，其中第一移位缓存 器模块105包含多级奇排序移位缓存器，第二移位缓存器模块106包含多级 偶排序移位缓存器。为方便说明，第一移位缓存器模块105只显示第N级移 位缓存器181与第(N+2)级移位缓存器183，第二移位缓存器模块106只显示 第(N+1)级移位缓存器182与第(N+3)级移位缓存器184，其中N为正奇数。多级奇排序移位缓存器用来根据第一时脉CK1与反相于第一时脉CK1的第二
时脉CK2产生多个栅极信号，馈入至画素数组101的多个奇排序栅极线。多 级偶排序移位缓存器用来根据第三时脉CK3与反相于第三时脉CK3的第四时 脉CK4产生多个栅极信号，馈入至画素数组101的多个偶排序栅极线。
举例而言，第N级移位缓存器181用来根据第一时脉CK1与第二时脉CK2 产生栅极信号SGn，馈入至画素数组101的奇排序栅极线GLn，进而控制将 数据线DLi的数据信号写入至对应画素单元103。在栅极驱动电路100的运 作中，除了第N级移位缓存器181被触发以产生高电压准位的栅极信号SGn 的时段，其余时间栅极线GLn的栅极信号SGn均要被下拉至低电压准位，亦 即栅极信号SGn长时间被维持在低电压准位。由于在现有技术的电路操作中， 仅利用第N级移位缓存器181的下拉单元191以进行栅极线GLn的栅极信号 SGn的下拉运作，所以对固定信道长度的晶体管设计而言，下拉单元191所 使用的晶体管192的信道宽度就要足够大，用以有效下拉栅极线GLn的栅极 信号SGn。然而，晶体管192的信道宽度越大，其临界电压越容易随操作时 间而漂移，如此会降低栅极驱动电路100的可靠度及使用寿命。
发明内容
依据本发明的实施例，其揭露一种高可靠度栅极驱动电路，用来提供多
个栅极信号以驱动具有多个栅极线的画素数组。此种栅极驱动电路包含第一 移位缓存器模块与第二移位缓存器模块。第一移位缓存器模块包含多级奇排
序移位缓存器，第二移位缓存器模块包含多级偶排序移位缓存器。每一级奇 排序移位缓存器用以根据第一时脉与反相于第一时脉的第二时脉，产生对应 栅极信号馈入至对应奇排序栅极线，另用以下拉至少一偶排序栅极线或相异 于对应奇排序栅极线的至少一奇排序栅极线的栅极信号。每一级偶排序移位 缓存器用以根据第三时脉与反相于第三时脉的第四时脉，产生对应栅极信号
12馈入至对应偶排序栅极线，另用以下拉至少一奇排序栅极线或相异于对应偶 排序栅极线的至少一偶排序栅极线的栅极信号。
依据本发明的实施例，其另揭露一种高可靠度栅极驱动电路，用以提供 多个栅极信号至多个栅极线。此种栅极驱动电路包含多级移位缓存器，其中 第N级移位缓存器包含上拉单元、输入单元、储能单元、放电单元、下拉模 块、以及控制单元。上拉单元电连接于第N栅极线，用以根据驱动控制电压 及第一时脉将第N栅极信号上拉至高准位电压，其中第N栅极线用以传输第
N栅极信号。输入单元用以接收第M级移位缓存器所产生的第M栅极信号。 储能单元电连接于上拉单元及输入单元，用来根据第M栅极信号执行充电程 序以提供驱动控制电压至上拉单元。放电单元电连接于储能单元，用以根据 控制信号将驱动控制电压下拉至低电源电压。下拉模块用以根据控制信号与 第二时脉将第N栅极信号下拉至低电源电压，另用以根据控制信号将相异于 第N栅极信号的至少一栅极信号下拉至低电源电压。控制单元电连接于储能 单元、放电单元与下拉模块，用以根据驱动控制电压与第一时脉产生控制信 号。M为正整数，N为大于M的正整数。
图1为现有栅极驱动电路的示意图。
图2为本发明第一实施例的栅极驱动电路的示意图。
图3为图2的栅极驱动电路的工作相关信号波形图，其中横轴为时间轴。
图4为本发明第二实施例的栅极驱动电路的示意图。
图5为本发明第三实施例的栅极驱动电路的示意图。
图6为本发明第四实施例的栅极驱动电路的示意图。
图7为本发明第五实施例的栅极驱动电路的示意图。
图8为本发明第六实施例的栅极驱动电路的示意图。
图9为本发明第七实施例的栅极驱动电路的示意图。
1主要组件符号说明
100、 200、 400、 500、 600、 700、 800、 900栅极驱动电路
101、 201、 901画素数组103、 202、 203、 204画素单元
105、 205、 405、 505、 605、 705、 805、 905第一移位缓存器模块
106、 206、 406、 506、 606、 706、 806、 906第二移位缓存器模块
181、 212、 412、 512、 612、 712、 812第N级移位缓存器
182、 213、 413、 513、 613、 713、 813第(N+1)级移位缓存器183第(N+2)级移位缓存器
184第(N+3)级移位缓存器191下拉单元192晶体管
211、 411、 511、 611、 711、 811第(N-l)级移位缓存器
220、 291、 293、 991上拉单元
221第一晶体管
230储能单元
231第一电容
240输入单元
241第二晶体管
250第一放电单元
251第三晶体管
255第二放电单元
256第四晶体管
260控制单元
261第二电容
262第五晶体管270、 292、 294、 470、 492、 494、 570、 592、 594、 670、 692、 694、 770、792、 794、 870、 892、 894、 992下拉模块
275第一下拉单元276第六晶体管280第二下拉单元281第七晶体管285辅助下拉单元
286、 486、 586、 686、 786、 886第八晶体管
287、 887第九晶体管
298、 998第一侧边区域
299、 999第二侧边区域902前置画素单元
911前置级移位缓存器912第一级移位缓存器
913第二级移位缓存器
CK1第一时脉
CK2第二时脉
CK3第三时脉
CK4第四时脉
DLi数据线
GL1、 GL2、 GL3、 GLn-2、 GLn-1、 GLn、 GLn+l、 GLn+2栅极线GLp前置栅极线
SC1、 SC2、 SCn-1、 SCn、 SCn+l控制信号SCp前置控制信号
SG1、 SG2、 SG3、 SG4、 SGn-3、 SGn-2、 SGn-l、 SGn、 SGn+l、 SGn+2、 SGn+3
栅极信号
SGp前置栅极信号ST1第一启始脉波信号ST2第二启始脉波信号
Tl、 T2、 T3、 T4、 T5时段
Vhl第一高电压Vh2第二高电压
VQ1、 VQ2、 VQn-l、 VQn、 VQn+l驱动控制电压VQp前置驱动控制电压Vss低电源电压
具体实施方式
为让本发明更显而易懂，下文依本发明的高可靠度栅极驱动电路，特举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。
图2为本发明第一实施例的栅极驱动电路的示意图。如图2所示，栅极驱动电路200包含第一移位缓存器模块205与第二移位缓存器模块206，其中第一移位缓存器模块205设置于相邻画素数组201的第一侧边区域298，第二移位缓存器模块206设置于相邻画素数组201的对向于第一侧边区域298的第二侧边区域299。在另一实施例中，第一移位缓存器模块205与第二移位缓存器模块206可均设置于同一侧边区域，譬如均设置于第一侧边区域298或第二侧边区域299。第一移位缓存器模块205包含多级奇排序移位缓存器，第二移位缓存器模块206包含多级偶排序移位缓存器，为方便说明，第一移位缓存器模块205只显示第N级移位缓存器212，第二移位缓存器模块206只显示第(N-1)级移位缓存器211与第(N+1)级移位缓存器213，其中N为正奇数。
16第N级移位缓存器212用以根据第一时脉CK1与反相于第一时脉CK1的第二时脉CK2，产生栅极信号SGn馈入至画素数组201的奇排序栅极线GLn，进而控制将数据线DLi的数据信号写入至画素单元203。第N级移位缓存器212另用来下拉画素数组201的偶排序栅极线GLn-l与GLn+l的栅极信号SGn-1与SGn+l。第(N-1)级移位缓存器211用以根据第三时脉CK3与反相于第三时脉CK3的第四时脉CK4，产生栅极信号SGn-1馈入至画素数组201的偶排序栅极线GLn-l，进而控制将数据线DLi的数据信号写入至画素单元202。第(N-1)级移位缓存器2U另用来下拉画素数组201的奇排序栅极线GLn与GLn-2的栅极信号SGn与SGn-2。第(N+l)级移位缓存器213用以根据第三时脉CK3与第四时脉CK4，产生栅极信号SGn+l馈入至画素数组201的偶排序栅极线GLn+l，进而控制将数据线DLi的数据信号写入至画素单元204。第(N+l)级移位缓存器213另用来下拉画素数组201的奇排序栅极线GLn与GLn+2的栅极信号SGn与SGn+2。
第N级移位缓存器212包含上拉单元220、输入单元240、储能单元230、第一放电单元250、第二放电单元255、下拉模块270、以及控制单元260。上拉单元220电连接于栅极线GLn，用来根据驱动控制电压VQn及第一时脉CK1以上拉栅极线GLn的栅极信号SGn。输入单元240电连接于第(N-2)级移位缓存器(未显示)以接收栅极信号SGn-2，亦即，第N级移位缓存器212是以栅极信号SGn-2作为致能所需的启始脉波信号。储能单元230电连接于上拉单元220及输入单元240，用来根据栅极信号SGn-2执行充电程序，并据以提供驱动控制电压VQn至上拉单元220。控制单元260电连接于第一放电单元250与下拉模块270，用以根据第一时脉CK1与驱动控制电压VQn产生控制信号SCn。第一放电单元250电连接于储能单元230，用来根据控制信号SCn执行放电程序以下拉驱动控制电压VQn至低电源电压Vss。第二放电单元255电连接于储能单元230,用来根据第(N+2)级移位缓存器(未显示)所产生的栅极信号SGn+2，执行放电程序以下拉驱动控制电压VQn至低电源电压Vss。
下拉模块270电连接于栅极线GLn与控制单元260，用来根据控制信号SCn与第二时脉CK2将栅极信号SGn下拉至低电源电压Vss。下拉模块270另用来根据控制信号SCn将偶排序栅极线GLn-1与GLn+1的栅极信号SGn-l与SGn+1下拉至低电源电压Vss。下拉模块270包含第一下拉单元275、第二下拉单元280、以及辅助下拉单元285。第一下拉单元275用以根据控制信号SCn将栅极信号SGn下拉至低电源电压Vss。第二下拉单元280用以根据第二时脉CK2将栅极信号SGn下拉至低电源电压Vss。辅助下拉单元285则用以根据控制信号SCn将栅极信号SGn-1与SGn+1下拉至低电源电压Vss。
在图2的实施例中，上拉单元220包含第一晶体管221，输入单元240包含第二晶体管241，储能单元230包含第一电容231，第一放电单元250包含第三晶体管251，第二放电单元255包含第四晶体管256，控制单元260包含第五晶体管262与第二电容261，第一下拉单元275包含第六晶体管276，第二下拉单元280包含第七晶体管281，辅助下拉单元285包含第八晶体管286与第九晶体管287。第二晶体管241包含第一端、第二端与门极端，其中第一端用以接收栅极信号SGn-2，栅极端电连接于第一端，第二端电连接于第一电容231。第二晶体管241的电路功能类同于二极管，其第一端与第二端实质上等效于二极管的阳极(Anode)与阴极(Cathode)，亦即若栅极信号SGn-2为髙电压准位时，则第二晶体管241导通以将栅极信号SGn-2从其第二端输出，若栅极信号SGn-2为低电压准位时，则第二晶体管241截止。
第一晶体管221包含第一端、第二端与门极端，其中第一端用以接收第一时脉CK1，栅极端电连接于第二晶体管241的第二端，第二端电连接于栅极线GLn。第一电容231包含第一端与第二端，其中第一端电连接于第一晶体管221的栅极端，第二端电连接于第一晶体管221的第二端。第三晶体管251包含第一端、第二端与门极端，其中第一端电连接于第一电容231的第
--端，第二端用以接收低电源电压Vss，栅极端电连接于控制单元260以接 收控制信号SCn。第四晶体管256包含第一端、第二端与门极端，其中第一 端电连接于第一电容231的第一端，第二端用以接收低电源电压Vss，栅极 端用以接收栅极信号SGn+2。第二电容261包含第一端与第二端，其中第一 端用以接收第一时脉CK1，第二端电连接于第三晶体管251的栅极端。第五 晶体管262包含第一端、第二端与门极端，其中第一端电连接于第二电容261 的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第一电容231 的第一端。
第六晶体管276包含第一端、第二端与门极端，其中第一端电连接于栅 极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于第五晶体管262 的第一端以接收控制信号SCn。第七晶体管281包含第一端、第二端与门极 端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅 极端用以接收第二时脉CK2。第八晶体管286包含第一端、第二端与门极端， 其中第一端电连接于栅极线GLn-1，第二端用以接收低电源电压Vss，栅极 端电连接于第五晶体管262的第一端以接收控制信号SCn。第九晶体管287 包含第一端、第二端与门极端，其中第一端电连接于栅极线GLn+l，第二端 用以接收低电源电压Vss，栅极端电连接于第五晶体管262的第一端以接收 控制信号SCn。第一晶体管221至第九晶体管287为薄膜晶体管(Thin Film Transistor)、金氧半场效晶体管(Metal Oxide Semiconductor Field Effect Transistor)、或接面场效晶体管(Junction Field Effect Transistor)。
由上述可知，第八晶体管286用来辅助第(N-l)级移位缓存器211的下 拉模块292以下拉栅极信号SGn-l，而第九晶体管287用来辅助第(N+1)级移 位缓存器213的下拉模块294以下拉栅极信号SGn+l。同理，下拉模块292 与下拉模块294可用以辅助第N级移位缓存器212的下拉模块270以下拉栅
19极信号SGn。亦即在栅极驱动电路200的运作中，栅极信号SGn是通过复数 下拉模块270, 292， 294而被下拉至低电压准位Vss，所以对固定信道长度的 晶体管设计而言，下拉模块270的第六晶体管276、第七晶体管281、第八 晶体管286与第九晶体管287的信道宽度可显著縮减，如此下拉模块270所 使用的复数晶体管就可具有稳定的临界电压，进而提高栅极驱动电路200的 可靠度及使用寿命。栅极驱动电路200的其余级移位缓存器的内部结构，譬 如第(N-1)级移位缓存器211与第(N+1)级移位缓存器213，类同于第N级移 位缓存器212的内部结构。请注意，在第(N-1)级移位缓存器211中，上拉 单元291用来根据驱动控制电压VQn-1及第四时脉CK4以上拉栅极信号 SGn-1，而在第(N+1)级移位缓存器213中，上拉单元293用来根据驱动控制 电压VQn+l及第三时脉CK3以上拉栅极信号SGn+l。
图3为图2所示的栅极驱动电路的工作相关信号波形图，其中横轴为时 间轴。在图3中，由上往下的信号分别为第一时脉CK1、第二时脉CK2、第 三时脉CK3、第四时脉CK4、栅极信号SGn-3、驱动控制电压VQn-1、控制信 号SCn-1、栅极信号SGn-1、栅极信号SGn-2、驱动控制电压VQn、控制信号 SCn、栅极信号SGn、驱动控制电压VQn+l、控制信号SCn+l、栅极信号SGn+l、 栅极信号SGn+2、以与门极信号SGn+3，其中第三时脉CK3的相位与第一时 脉CK1的相位具有90度的相位差。
如图3所示，于时段T1内，栅极信号SGn-2由低准位上升至高准位， 第二晶体管241切换为导通状态，使驱动控制电压VQn也跟着从低电压上升 至第一高电压Vhl。同时，驱动控制电压VQn的第一高电压Vhl可导通第五 晶体管262以下拉控制信号SCn至低电源电压Vss。于时段T2内，因栅极信 号SGn-2由高准位降至低准位，第二晶体管241切换为截止状态，使驱动控 制电压VQn为浮接电压，又因第一时脉CK1切换至高准位，所以可通过第一 晶体管221的组件电容耦合作用，将驱动控制电压VQn由第一高电压Vhl上
20拉至第二高电压Vh2，并据以导通第一晶体管221，将栅极信号SGn由低准 位上拉至高准位。此时，驱动控制电压VQn的第二高电压Vh2仍可导通第五 晶体管262以持续下拉控制信号SCn至低电源电压Vss。
于时段T3内，第二时脉CK2切换至高准位，所以第七晶体管281导通 以下拉栅极信号SGn至低电源电压Vss。此外，第(N+2)级移位缓存器(未显 示)因栅极信号SGn的启始脉波致能作用而于时段T3内产生高准位的栅极信 号SGn+2，所以第四晶体管256于时段T3内导通，用以将驱动控制电压VQn 从第二高电压Vh2下拉至低电源电压Vss。同时，由于第一时脉CK1切换至 低准位，所以可经由第二电容261下拉控制信号SCn，使其保持在低准位。
于时段T4内，第二时脉CK2切换为低准位使第七晶体管281截止。此 时，第一时脉CK1切换至高准位，所以可经由第二电容261上拉控制信号SCn 至高准位，而具高准位的控制信号SCn即可导通第六晶体管276、第八晶体 管286与第九晶体管287，用以分别下拉栅极信号SGn、栅极信号SGn-1与 栅极信号SGn+l至低电源电压Vss。于时段T5内，第一时脉CK1切换为低准 位，用以下拉控制信号SCn至低准位，进而截止第六晶体管276、第八晶体 管286与第九晶体管287。此时，第二时脉CK2切换至高准位，所以第七晶 体管281导通以下拉栅极信号SGn至低电源电压Vss。其后，在栅极信号SGn 持续低准位的状态下，第N级移位缓存器212周期性地执行上述于时段T4 及T5内的电路操作，亦即利用第六晶体管276与第七晶体管281以交互下 拉栅极信号SGn至低电源电压Vss，另利用第八晶体管286与第九晶体管287 以周期性地辅助下拉栅极信号SGn-1与栅极信号SGn+l'至低电源电压Vss。 另一方面而言，第(N-1)级移位缓存器211与第(N+1)级移位缓存器213的下 拉模块292， 294则可周期性地辅助下拉栅极信号SGn至低电源电压Vss。因 此，基于交互下拉机制与辅助下拉机制的工作模式，下拉模块270可使用较 小信道宽度的晶体管来下拉栅极信号，所以晶体管的临界电压漂移就可显著降低，进而提高栅极驱动电路200的可靠度及使用寿命。
图4为本发明第二实施例的栅极驱动电路的示意图。如图4所示，栅极 驱动电路400包含第一移位缓存器模块405与第二移位缓存器模块406,其 中第一移位缓存器模块405设置于第一侧边区域298，第二移位缓存器模块 406设置于第二侧边区域299。第一移位缓存器模块405包含多级奇排序移 位缓存器，第二移位缓存器模块406包含多级偶排序移位缓存器，为方便说 明，第一移位缓存器模块405仍只显示第N级移位缓存器412，第二移位缓 存器模块406仍只显示第(N-1)级移位缓存器411与第(N+l)级移位缓存器 413，其中N为正奇数。
第N级移位缓存器412的结构与耦接关系类似于图2所示的第N级移位 缓存器212，主要差异在于将下拉模块270置换为下拉模块470。下拉模块 470的辅助下拉单元485仅包含第八晶体管486，而第八晶体管486的耦接 关系则同于下拉模块270的辅助下拉单元285的第八晶体管286，亦即第八 晶体管486用以周期性地辅助下拉栅极信号SGn-1至低电源电压Vss。也就 是说，辅助下拉单元485并不用以辅助下拉栅极信号SGn+l。同理，第(N-1) 级移位缓存器411的下拉模块492可用以辅助下拉栅极信号SGn-2，而第(N+l) 级移位缓存器413的下拉模块494则可用以辅助下拉栅极信号SGn。因此， 栅极驱动电路400仍可基于交互下拉机制与辅助下拉机制的工作模式，而使 用较小信道宽度的晶体管来下拉栅极信号，所以晶体管的临界电压漂移就可 显著降低，进而提高其可靠度及使用寿命。
图5为本发明第三实施例的栅极驱动电路的示意图。如图5所示，栅极 驱动电路500包含第一移位缓存器模块505与第二移位缓存器模块506，其 中第一移位缓存器模块505设置于第一侧边区域298，第二移位缓存器模块 506设置于第二侧边区域299。第一移位缓存器模块505包含多级奇排序移
22位缓存器，第二移位缓存器模块506包含多级偶排序移位缓存器，为方便说
明，第一移位缓存器模块505仍只显示第N级移位缓存器512，第二移位缓 存器模块506仍只显示第(N-1)级移位缓存器511与第(N+l)级移位缓存器 513，其中N为正奇数。
第N级移位缓存器512的结构与耦接关系类似于图2所示的第N级移位 缓存器212，主要差异在于将下拉模块270置换为下拉模块570。下拉模块 570的辅助下拉单元585仅包含第八晶体管586，而第八晶体管586的耦接 关系则同于下拉模块270的辅助下拉单元285的第九晶体管287，亦即第八 晶体管586用以周期性地辅助下拉栅极信号SGn+l至低电源电压Vss。也就 是说，辅助下拉单元585并不用以辅助下拉栅极信号SGn-l。同理，第(N-1) 级移位缓存器511的下拉模块592可用以辅助下拉栅极信号SGn，而第(N+l) 级移位缓存器513的下拉模块594则可用以辅助下拉栅极信号SGn+2。因此， 栅极驱动电路500仍可基于交互下拉机制与辅助下拉机制的工作模式，而使 用较小信道宽度的晶体管来下拉栅极信号，所以晶体管的临界电压漂移就可 显著降低，进而提高其可靠度及使用寿命。
图6为本发明第四实施例的栅极驱动电路的示意图。如图6所示，栅极 驱动电路600包含第一移位缓存器模块605与第二移位缓存器模块606，其 中第一移位缓存器模块605设置于第一侧边区域298，第二移位缓存器模块 606设置于第二侧边区域299。第一移位缓存器模块605包含多级奇排序移 位缓存器，第二移位缓存器模块606包含多级偶排序移位缓存器，为方便说 明，第一移位缓存器模块605仍只显示第N级移位缓存器612，第二移位缓 存器模块606仍只显示第(N-l)级移位缓存器611与第(N+l)级移位缓存器 613，其中N为正奇数。
第N级移位缓存器612的结构与耦接关系类似于图2所示的第N级移位
23缓存器212，主要差异在于将下拉模块270置换为下拉模块670。下拉模块 670的辅助下拉单元685仅包含第八晶体管686。第八晶体管686包含第一 端、第二端与门极端，其中第一端电连接于栅极线GLn-2，第二端用以接收 低电源电压Vss，栅极端电连接于第五晶体管262的第一端以接收控制信号 SCn。所以第八晶体管686用以周期性地辅助下拉栅极信号SGn-2至低电源 电压Vss，也就是说，辅助下拉单元685并不用以辅助下拉栅极信号SGn-l 与栅极信号SGn+l。同理，第(N-1)级移位缓存器611的下拉模块692可用以 辅助下拉栅极信号SGn-3，而第(N+l)级移位缓存器613的下拉模块694则可 用以辅助下拉栅极信号SGn-1。因此，栅极驱动电路600仍可基于交互下拉 机制与辅助下拉机制的工作模式，而使用较小信道宽度的晶体管来下拉栅极 信号，所以晶体管的临界电压漂移就可显著降低，进而提高其可靠度及使用 寿命。
图7为本发明第五实施例的栅极驱动电路的示意图。如图7所示，栅极 驱动电路700包含第一移位缓存器模块705与第二移位缓存器模块706，其 中第 一移位缓存器模块705设置于第一侧边区域298，第二移位缓存器模块 706设置于第二侧边区域299。第一移位缓存器模块705包含多级奇排序移 位缓存器，第二移位缓存器模块706包含多级偶排序移位缓存器，为方便说 明，第一移位缓存器模块705仍只显示第N级移位缓存器712，第二移位缓 存器模块706仍只显示第(N-l)级移位缓存器711与第(N+l)级移位缓存器 713，其中N为正奇数。
第N级移位缓存器712的结构与耦接关系类似于图2所示的第N级移位 缓存器212，主要差异在于将下拉模块270置换为下拉模块770。下拉模块 770的辅助下拉单元785仅包含第八晶体管786。第八晶体管786包含第一 端、第二端与门极端，其中第一端电连接于栅极线GLn+2，第二端用以接收 低电源电压Vss，栅极端电连接于第五晶体管262的第一端以接收控制信号
24SCn。所以第八晶体管786用以周期性地辅助下拉栅极信号SGn+2至低电源 电压Vss，也就是说，辅助下拉单元785并不用以辅助下拉栅极信号SGn-1 与栅极信号SGn+l。同理，第(N-1)级移位缓存器711的下拉模块792可用以 辅助下拉栅极信号SGn+l，而第(N+l)级移位缓存器713的下拉模块794则可 用以辅助下拉栅极信号SGn+3。因此，栅极驱动电路700仍可基于交互下拉 机制与辅助下拉机制的工作模式，而使用较小信道宽度的晶体管来下拉栅极 信号，所以晶体管的临界电压漂移就可显著降低，进而提高其可靠度及使用 寿命。
图8为本发明第六实施例的栅极驱动电路的示意图。如图8所示，栅极 驱动电路800包含第一移位缓存器模块805与第二移位缓存器模块806，其 中第一移位缓存器模块805设置于第--侧边区域298，第二移位缓存器模块 806设置于第二侧边区域299。第一移位缓存器模块805包含多级奇排序移 位缓存器，第二移位缓存器模块806包含多级偶排序移位缓存器，为方便说 明，第一移位缓存器模块805仍只显示第N级移位缓存器812，第二移位缓 存器模块806仍只显示第(N-1)级移位缓存器811与第(N+l)级移位缓存器 813，其中N为正奇数。
第N级移位缓存器812的结构与耦接关系类似于图2所示的第N级移位 缓存器212，主要差异在于将下拉模块270置换为下拉模块870。下拉模块 870的辅助下拉单元885包含第八晶体管886与第九晶体管887。第八晶体 管886包含第一端、第二端与门极端，其中第一端电连接于栅极线GLn-2， 第二端用以接收低电源电压Vss，栅极端电连接于第五晶体管262的第一端 以接收控制信号SCn。第九晶体管887包含第一端、第二端与门极端，其中 第一端电连接于栅极线GLn+2，第二端用以接收低电源电压Vss，栅极端电 连接于第五晶体管262的第一端以接收控制信号SCn。所以第八晶体管686 用以周期性地辅助下拉栅极信号SGn-2至低电源电压Vss，而第九晶体管887
25用以周期性地辅助下拉栅极信号SGn+2至低电源电压Vss。也就是说，辅助 下拉单元885并不用以辅助下拉栅极信号SGn-1与栅极信号SGn+l。同理， 第(N-l)级移位缓存器811的下拉模块892可用以辅助下拉栅极信号SGn-3 与栅极信号SGn+l，而第(N+l)级移位缓存器813的下拉模块894则可用以辅 助下拉栅极信号SGn-l与栅极信号SGn+3。因此，栅极驱动电路800仍可基 于交互下拉机制与辅助下拉机制的工作模式，而使用较小信道宽度的晶体管 来下拉栅极信号，所以晶体管的临界电压漂移就可显著降低，进而提高其可 靠度及使用寿命。
图9为本发明第七实施例的栅极驱动电路的示意图。如图9所示，栅极 驱动电路900包含第一移位缓存器模块905与第二移位缓存器模块906，其 中第 -移位缓存器模块905设置于相邻画素数组901的第一侧边区域998， 第二移位缓存器模块906设置于相邻画素数组901的对向于第一侧边区域 998的第二侧边区域999。第一移位缓存器模块905包含多级奇排序移位缓 存器，第二移位缓存器模块906包含多级偶排序移位缓存器与前置级移位缓 存器911。为方便说明，第一移位缓存器模块905只显示第一级移位缓存器 912，第二移位缓存器模块906只显示前置级移位缓存器911与第二级移位 缓存器913。
第一级移位缓存器912的结构与耦接关系类似于图2所示的第N级移位 缓存器212，主要差异在于输入单元240用以接收第一启始脉波信号ST1， 第八晶体管286的第一端电连接于前置栅极线GLp，用以辅助下拉前置栅极 信号SGp。第二级移位缓存器913的结构与耦接关系类似于图2所示的第(N+l) 级移位缓存器213，主要差异在于第二级移位缓存器913以前置栅极信号SGp 作为致能所需的启始脉波信号。若将前置级移位缓存器911定义为第零级移 位缓存器，则第二级移位缓存器913的结构与耦接关系就等同于图2所示的 第(N+1)级移位缓存器213。前置级移位缓存器911用以根据第二启始脉波信号ST2、第三时脉CK3 与第四时脉CK4产生前置栅极信号SGp，经由前置栅极线GLp馈入至前置画 素单元902。前置级移位缓存器911包含上拉单元991与下拉模块992。上 拉单元991用来根据前置驱动控制电压VQp及第四时脉CK4以上拉前置栅极 信号SGp，下拉模块992则用来根据前置控制信号SCp以下拉前置栅极信号 SGp与栅极信号SGl。请注意，在栅极驱动电路900的架构中，虽然每一级 奇排序或偶排序移位缓存器的下拉模块均用以辅助下拉上一级移位缓存器 与下一级移位缓存器所输出的栅极信号，譬如第一级移位缓存器912的下拉 模块285用以下拉前置级移位缓存器911 (即上一级移位缓存器)与第二级移 位缓存器913所输出的前置栅极信号SGp与栅极信号SG2，但前置级移位缓 存器911的下拉模块992仅用以辅助下拉第一级移位缓存器912(即下一级移 位缓存器)所输出的栅极信号SG1。在上述图4至图8的实施例中，第一移 位缓存器模块或第二移位缓存器模块均可设置对应的前置级移位缓存器，用 以辅助下拉第一级或第二级移位缓存器所输出的栅极信号，或用以输出前置 栅极信号至前置栅极线以供第一级或第二级移位缓存器执行辅助下拉运作。
综上所述，本发明栅极驱动电路的架构包含交互下拉机制与辅助下拉机 制，每一级移位缓存器的下拉模块除用以交互下拉其输出的栅极信号外，另 用以辅助下拉至少一其余级移位缓存器所输出的栅极信号。因此，本发明栅 极驱动电路可基于交互下拉机制与辅助下拉机制的工作模式，而使用较小信 道宽度的晶体管来下拉栅极信号，所以晶体管的临界电压漂移就可显著降 低，进而提高其可靠度及使用寿命。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有 本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可 作各种更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1. 一种高可靠度栅极驱动电路，用来提供多个栅极信号以驱动具有多个栅极线的一画素数组，该栅极驱动电路包含一第一移位缓存器模块，包含多级奇排序移位缓存器，每一级奇排序移位缓存器是用以根据一第一时脉与反相于该第一时脉的一第二时脉，产生该些栅极信号的一对应栅极信号馈入至该些栅极线的一对应奇排序栅极线，该级奇排序移位缓存器另用以下拉该些栅极线的至少一偶排序栅极线或相异于该对应奇排序栅极线的至少一奇排序栅极线的栅极信号；以及一第二移位缓存器模块，包含多级偶排序移位缓存器，每一级偶排序移位缓存器是用以根据一第三时脉与反相于该第三时脉的一第四时脉，产生该些栅极信号的一对应栅极信号馈入至该些栅极线的一对应偶排序栅极线，该级偶排序移位缓存器另用以下拉该些栅极线的至少一奇排序栅极线或相异于该对应偶排序栅极线的至少一偶排序栅极线的栅极信号。
2. 根据权利要求l所述的栅极驱动电路，其特征在于，该些级奇排序移位 缓存器的一第N级移位缓存器包含一上拉单元，电连接于该些栅极线的一第N栅极线，用以根据一驱动控 制电压及该第一时脉将该些栅极信号的一第N栅极信号上拉至一高 准位电压，其中该第N栅极线是用以传输该第N栅极信号；一输入单元，用以接收该些级奇排序移位缓存器的一第(N-2)级移位缓存器所产生的一第(N-2)栅极信号；一储能单元，电连接于该上拉单元及该输入单元，用来根据该第(N-2) 栅极信号执行一充电程序以提供该驱动控制电压至该上拉单元；一第一放电单元，电连接于该储能单元，用以根据一控制信号将该驱动控制电压下拉至一低电源电压； 一第二放电单元，电连接于该储能单元，用以根据该些级奇排序移位缓存器的一第(N+2)级移位缓存器所产生的一第(N+2)栅极信号，将该 驱动控制电压下拉至该低电源电压； 一下拉模块，用以根据该控制信号与该第二时脉将该第N栅极信号下拉至该低电源电压，该下拉模块另用以根据该控制信号将该至少一偶排序栅极线或相异于该第N栅极线的该至少一奇排序栅极线的栅极信号下拉至该低电源电压；以及 一控制单元，电连接于该储能单元、该第一放电单元与该下拉模块，用以根据该驱动控制电压与该第一时脉产生该控制信号； 其中N为一正奇数。
3. 根据权利要求2所述的栅极驱动电路，其特征在于，该储能单元包含一 电容，该上拉单元包含一晶体管，该晶体管包含一第一端，用以接收该第一时脉；一栅极端，电连接于该电容以接收该驱动控制电压；以及 一第二端，电连接于该第N栅极线。
4. 根据权利要求2所述的栅极驱动电路，其特征在于，该输入单元包含一 晶体管，该晶体管包含一第一端，电连接于该第(N-2)级移位缓存器以接收该第(N-2)栅极信 号；--栅极端，电连接于该第一端；以及 一第二端，电连接于该储能单元。
5. 根据权利要求2所述的栅极驱动电路，其特征在于，该第一放电单元包含一晶体管，该晶体管包含 一第一端，电连接于该储能单元；一栅极端，电连接于该控制单元以接收该控制信号；以及 一第二端，用以接收该低电源电压。
6. 根据权利要求2所述的栅极驱动电路，其特征在于，该第二放电单元包 含一晶体管，该晶体管包含一第一端，电连接于该储能单元；一栅极端，电连接于该第(N+2)级移位缓存器以接收该第(N+2)栅极信号；以及 一第二端，用以接收该低电源电压。
7. 根据权利要求2所述的栅极驱动电路，其特征在于，该下拉模块包含 一第一晶体管，包含一第一端，电连接于该第N栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及 一第二端，用以接收该低电源电压；以及 一第二晶体管，包含一第一端，电连接于该第N栅极线； 一栅极端，用以接收该第二时脉；以及一第二端，用以接收该低电源电压。
8. 根据权利要求7所述的栅极驱动电路，其特征在于，该下拉模块另包含 一第三晶体管，该第三晶体管包含一第一端，电连接于该些栅极线的一第(N-l)栅极线； 一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压。
9. 根据权利要求7所述的栅极驱动电路，其特征在于，该下拉模块另包含 一第三晶体管，该第三晶体管包含一第一端，电连接于该些栅极线的一第(N+1)栅极线； 一栅极端，电连接于该控制单元以接收该控制信号；以及 一第二端，用以接收该低电源电压。
10. 根据权利要求7所述的栅极驱动电路，其特征在于，该下拉模块另包含 一第三晶体管，该第三晶体管包含一第一端，电连接于该些栅极线的一第(N-2)栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压。
11. 根据权利要求7所述的栅极驱动电路，其特征在于，该下拉模块另包含 一第三晶体管，该第三晶体管包含一第一端，电连接于该些栅极线的一第(N+2)栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压。
12. 根据权利要求2所述的栅极驱动电路，其特征在于，该控制单元包含 一晶体管，包含一第一端，用以输出该控制信号；一栅极端，电连接于该储能单元以接收该驱动控制电压；以及 一第二端，用以接收该低电源电压；以及 一电容，包含一第一端，用以接收该第一时脉；以及 一第二端，电连接于该晶体管的第一端。
13. 根据权利要求l所述的栅极驱动电路，其特征在于，该些级偶排序移位 缓存器的一第(N+1)级移位缓存器包含一上拉单元，电连接于该些栅极线的一第(N+1)栅极线，用以根据一驱 动控制电压及该第三时脉将该些栅极信号的一第(N+1)栅极信号上 拉至一高准位电压，其中该第(N+1)栅极线是用以传输该第(N+1)栅 极信号；一输入单元，用以接收该些级偶排序移位缓存器的一第(N-l)级移位缓存器所产生的一第(N-l)栅极信号； 一储能单元，电连接于该上拉单元及该输入单元，用来根据该第(N-1)栅极信号执行一充电程序以提供该驱动控制电压至该上拉单元； 一第一放电单元，电连接于该储能单元，用以根据一控制信号将该驱动控制电压下拉至一低电源电压； 一第二放电单元，电连接于该储能单元，用以根据该些级偶排序移位缓存器的一第(N+3)级移位缓存器所产生的一第(N+3)栅极信号，将该驱动控制电压下拉至该低电源电压； 一下拉模块，用以根据该控制信号与该第四时脉将该第(N+1)栅极信号下拉至该低电源电压，该下拉模块另用以根据该控制信号将该至少一奇排序栅极线或相异于该第(N+1)栅极线的该至少一偶排序栅极线的栅极信号下拉至该低电源电压；以及 一控制单元，电连接于该储能单元、该第一放电单元与该下拉模块，用以根据该驱动控制电压与该第三时脉产生该控制信号； 其中N为一正奇数。
14. 根据权利要求13所述的栅极驱动电路，其特征在于，该储能单元包含 一电容，该上拉单元包含一晶体管，该晶体管包含-第一端，用以接收该第三时脉；一栅极端，电连接于该电容以接收该驱动控制电压；以及 一第二端，电连接于该第(N+1)栅极线。
15. 根据权利要求13所述的栅极驱动电路，其特征在于，该输入单元包含一晶体管，该晶体管包含一第一端，电连接于该第(N-1)级移位缓存器以接收该第(N-l)栅极信 号；一栅极端，电连接于该第一端；以及 一第二端，电连接于该储能单元。
16. 根据权利要求13所述的栅极驱动电路，其特征在于，该第一放电单元 包含一晶体管，该晶体管包含一第一端，电连接于该储能单元；一栅极端，电连接于该控制单元以接收该控制信号；以及 一第二端，用以接收该低电源电压。
17. 根据权利要求13所述的栅极驱动电路，其特征在于，该第二放电单元 包含一晶体管，该晶体管包含一第一端，电连接于该储能单元；一栅极端，电连接于该第(N+3)级移位缓存器以接收该第(N+3)栅极信号；以及 一第二端，用以接收该低电源电压。
18. 根据权利要求13所述的栅极驱动电路，其特征在于，该下拉模块包含: 一第一晶体管，包含一第一端，电连接于该第(N+1)栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压；以及 一第二晶体管，包含一第一端，电连接于该第(N+1)栅极线； 一栅极端，用以接收该第四时脉；以及 一第二端，用以接收该低电源电压。
19.根据权利要求18所述的栅极驱动电路，其特征在于，该下拉模块另包含一第三晶体管，该第三晶体管包含 一第一端，电连接于该些栅极线的一第N栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压。
20.根据权利要求18所述的栅极驱动电路，其特征在于，该下拉模块另包 含一第三晶体管，该第三晶体管包含 一第一端，电连接于该些栅极线的一第(N+2)栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压。
21.根据权利要求18所述的栅极驱动电路，其特征在于，该下拉模块另包含一第三晶体管，该第三晶体管包含 一第一端，电连接于该些栅极线的一第(N-l)栅极线； 一栅极端，电连接于该控制单元以接收该控制信号；以及一第二端，用以接收该低电源电压。
22.根据权利要求18所述的栅极驱动电路，其特征在于，该下拉模块另包 含一第三晶体管，该第三晶体管包含 一第一端，电连接于该些栅极线的一第(N+3)栅极线；一栅极端，电连接于该控制单元以接收该控制信号；以及 一第二端，用以接收该低电源电压。
23. 根据权利要求13所述的栅极驱动电路，其特征在于，该控制单元包含: 一晶体管，包含一第一端，用以输出该控制信号；一栅极端，电连接于该储能单元以接收该驱动控制电压；以及 一第二端，用以接收该低电源电压；以及 一电容，包含一第一端，用以接收该第三时脉；以及 一第二端，电连接于该晶体管的第一端。
24. 根据权利要求l所述的栅极驱动电路，其特征在于，该第一移位缓存器 模块设置于相邻该画素数组的一第一侧边区域，该第二移位缓存器模块 设置于相邻该画素数组的对向于该第一侧边区域的一第二侧边区域。
25. 根据权利要求l所述的栅极驱动电路，其特征在于，该第三时脉的相位 与该第一时脉的相位具有90度的相位差。
26. 根据权利要求l所述的栅极驱动电路，其特征在于，该第二移位缓存器 模块另包含一前置级移位缓存器，该前置级移位缓存器用以下拉该些栅 极线的一第一栅极线或一第二栅极线所传输的一对应栅极信号。
27. —种高可靠度栅极驱动电路，用以提供多个栅极信号至多个栅极线，该 栅极驱动电路包含多级移位缓存器，该些级排序移位缓存器的一第N级 移位缓存器包含一上拉单元，电连接于该些栅极线的一第N栅极线，用以根据一驱动控制电压及一第一时脉将该些栅极信号的一第N栅极信号上拉至一高 准位电压，其中该第N栅极线用以传输该第N栅极信号；一输入单元，用以接收该些级移位缓存器的一第M级移位缓存器所产生 的一第M栅极信号；一储能单元，电连接于该上拉单元及该输入单元，用来根据该第M栅极信号执行一充电程序以提供该驱动控制电压至该上拉单元；一放电单元，电连接于该储能单元，用以根据一控制信号将该驱动控制电压下拉至一低电源电压； 一下拉模块，用以根据该控制信号与一第二时脉将该第N栅极信号下拉 至该低电源电压，该下拉模块另用以根据该控制信号将相异于该第 N栅极信号的至少一栅极信号下拉至该低电源电压；以及一控制单元，电连接于该储能单元、该放电单元与该下拉模块，用以根据该驱动控制电压与该第一时脉产生该控制信号； 其中M为一正整数，N为大于M的一正整数。
全文摘要
一种高可靠度栅极驱动电路，其包含多级奇排序移位缓存器与多级偶排序移位缓存器。每一级奇排序移位缓存器用来根据第一时脉与反相于第一时脉的第二时脉以产生对应栅极信号馈入至对应奇排序栅极线，另用以下拉至少一偶排序栅极线或相异于对应奇排序栅极线的至少一奇排序栅极线的栅极信号。每一级偶排序移位缓存器用来根据第三时脉与反相于第三时脉的第四时脉以产生对应栅极信号馈入至对应偶排序栅极线，另用以下拉至少一奇排序栅极线或相异于对应偶排序栅极线的至少一偶排序栅极线的栅极信号。
文档编号G09G3/36GK101510416SQ20091013057
公开日2009年8月19日 申请日期2009年4月3日 优先权日2009年4月3日
发明者刘匡祥, 刘圣超 申请人:友达光电股份有限公司