专利名称：半导体器件的掩模图案及其制造方法
技术领域：
本发明涉及半导体器件的掩模图案及其制造方法。
背景技术：
掩模图案的制造技术极大程度地影响在半导体基板上形成的图案。
尤其，在未能适当考虑掩模图案的光学邻近效应的情况下，该图案 的线宽在光刻工艺中被扭曲，使得关键维度的线性縮短。
此外，由于半导体器件被縮小，在光刻工艺中，图案被相邻图案的 光学邻近效应破坏。
因此，采用了使光扭曲现象降至最低的各种方法，例如光邻近校正
(OPC)以及相位变换掩模技术。OPC技术使用图案来补偿光线衍射的
问题，而相位变换掩模技术提高光学对比度来提高分辨率。
虽然采用了各种方法，但是精细线宽的分辨率问题仍然不易解决。 因此，光致抗蚀剂层图案在光刻工艺中承受化学和物理应力。在显影处 理中产生的毛细现象是典型的一例。对于分辨率而言，图案高度和宽度
的纵横比越大以及线宽间距(line width pitch)的精细度越高，在显影、 清洗和干燥处理中导致图案崩溃现象的毛细现象就会越严重。
发明内容
实施例提供了一种半导体器件的掩模图案可避免具有精细线宽的部分 掩模图案发生图案崩溃现象，及其制造方法。
在一个实施例中，半导体器件的掩模图案，包括多个相邻的主图案；
以及在每个主图案的端部和中部的至少一个之上的辅助图案，所述辅助图案 的线宽宽于主图案的线宽，其中所述辅助图案是交错的。
在另一实施例中， 一种半导体器件的掩模图案的制造方法包括形成 多个相邻的主图案；在每个主图案的端部和中部的至少一个之上形成辅助图
案，所述辅助图案的线宽宽于主图案的线宽。
参考附图和以下说明来介绍一个或多个实施例。其他特征将由说明书、 附图及权利要求得出。
图1为示出光致抗蚀剂层的显影处理的示意图。
图2为示出光致抗蚀剂层的图案崩溃现象的图片。
图3为示出显影过程中接触光致抗蚀剂层的脱离子水状态的示意图。
图4为示出脱离子水干燥后光致抗蚀剂层图案的形状的示意图。
图5到图7为示出根据具体实施例的掩模图案的制造方法的示意图。
具体实施例方式
以下参照附图详细介绍本发明的实施例。
介绍实施例之前，首先介绍图案崩溃现象的原理。
图1为示出光致抗蚀剂层的显影过程的示意图，图2为示出光致抗蚀剂 层的图案崩溃现象的图片。
参照图1，通过显影单元(未示出)的喷嘴40将显影剂(未示出)喷射 在半导体基板100上，然后将光致抗蚀剂层显影来得到半导体基板100的光 致抗蚀剂层图案(未示出)。
其后，通过喷嘴40，喷射脱离子水50来清洗半导体基板100的光致抗
蚀剂层图案。
在经过清洗的半导体基板100干燥之后，使用扫描电子显微镜(SEM) 观察半导体基板100上形成的光致抗蚀剂层图案以得到如图2所示的图片。
参照图2，半导体基板100的光致抗蚀剂层图案包括正常图案部分20和 由于图案化处理中的毛细现象造成的崩溃图案部分30。同样，图案崩溃现象 容易在精细图案在金属基板上形成时，图案高度和宽度的纵横比大于等于3 时，以及图案不匀称时发生。
图3为示出显影过程中接触光致抗蚀剂层60的脱离子水50的状态的示 意图，图4为示出脱离子水干燥后光致抗蚀剂层60的形状的示意图。
参照图3，当光致抗蚀剂层60各部分之间的间隔变窄时，较窄间隔中的
脱离子水50的弯月面(meniscus)比在较宽间隔中的弯月面高。
此外，由于宽窄间隔之间的力差，导致具有角度0的力Y向窄间隔传递。 传递力是脱离子水50的毛细现象导致的毛细力。传递力是在如图2所 示的半导体基板100的干燥处理中产生的。参照图4，在脱离子水50逐渐 蒸发的过程中，光致抗蚀剂层60朝着传递力的方向崩溃。 因此，发生了如图2所示的图案崩溃现象。
图5到图7为示出根据具体实施例的掩模图案的制造方法的示意图。 参照图5，根据实施例的掩模图案包括多个主图案100。主图案100包
括第一图案110和多个第二图案120。
第一图案110的线宽比根据掩模图案的设计规则的最小线宽更宽，并具
有能够连接第二图案120的特性。
第二图案120具有比最小线宽更窄的线宽并且从第一图案110延伸。
所以，第一图案110的线宽宽于第二图案120的线宽。
同时，在设有多个主图案100的情况下，如图5所示，主图案100的第
一图案IIO相互面对，而主图案IOO的第二图案120相互交错。
由此，根据本实施例的掩模图案制造方法避免了在设计了相邻主图案
IOO的图案区域，即密集的图案区域(condensed pattern region)内容易发生
的光致抗蚀剂层的图案崩溃现象。
首先，切割第二图案120的中间部分，切割后的第二图案a和b相互重叠。
重叠部分c仅在线宽窄于最小线宽的第二图案120中形成。
另外，重叠部分c具有大于或等于导致离线(offgrid)的最小长度的长 度，例如，2nm或更长。
此后，参照图6，通过精确的调整过程减小重叠部分c的大小。重叠部 分c的减小幅度可为l-2nm。
调整重叠部分c的大小后，参照图7，在重叠部分c和第二图案120的 端部形成多个辅助图案130。
辅助图案130是四角形的，其线宽宽于第二图案120的线宽，并且覆盖 重叠部分c。
所以，如图5所示，在主图案100的第二图案120交错的情况下，如果
在水平线上设置重叠部分c，则相邻的辅助图案130相互重叠。
为了避免线宽相对宽于第二图案120的线宽的辅助图案130相互重叠，
相邻的重叠部分c水平线之外而交错。
因此，可通过辅助图案130扩大第二图案120的区域。所以，当使用掩
模图案将光致抗蚀剂层曝光和显影时，使用辅助图案130形成的一部分光致
抗蚀剂层修正了使用第二图案120形成的一部分光致抗蚀剂层。因此，减少
了图案崩溃现象。
在此说明中涉及"一个实施例"、"一实施例"、"示范实施例"等之 处，意味着描述的与该实施例相关的特殊特性、结构或特征是包括在本发明 的至少一个实施例中的。在说明书中多处出现此类描述并非必然指向同一实 施例。另外，当描述与任何实施例相关的特殊特性、结构或特征时，可认为 该特性、结构或特征对于本领域的技术人员是与其他实施例相关的。
虽然本发明已经参照多个实施例详细介绍，但是本领域技术人员在本发 明的精神和原理内，当可作各种修改、等同替换、或改进。特别是，在各部 件和/或部件组合安排中的各种修改、等同替换、或改进皆在本发明的说明书、 附图和权利要求的公开范围之内。此外，本领域技术人员可对各部件和/或部 件组合安排作各种修改、等同替换、或改进。
权利要求
1.一种半导体器件的掩模图案，所述掩模图案包括多个相邻的主图案；以及在每个主图案的端部和中部的至少一个之上的辅助图案，所述辅助图案的线宽宽于所述主图案的线宽，其中所述辅助图案是交错的。
2. 如权利要求1所述的掩模图案，其中所述主图案包括-第一图案；以及多个第二图案，所述第二图案的线宽窄于所述第一图案的线宽而且所述 第二图案延伸自所述第一图案，其中所述辅助图案在所述第二图案上。
3. 如权利要求2所述的掩模图案，其中所述主图案的所述第一图案相互 面对，而所述主图案的所述第二图案相互交错。
4. 如权利要求2所述的掩模图案，其中所述辅助图案的线宽宽于所述第 二图案。
5. 如权利要求1所述的掩模图案，其中所述主图案的高度和宽度之比大 于等于3。
6. —种半导体器件的掩模图案的制造方法，所述方法包括 形成多个相邻的主图案；以及在每个主图案的端部和中部的至少一个之上形成辅助图案，所述辅助图 案的线宽宽于所述主图案的线宽。
7. 如权利要求6所述的方法，其中所述辅助图案是交错的。
8. 如权利要求6所述的方法，其中所述主图案包括 第一图案；以及多个第二图案，所述第二图案的线宽窄于所述第一图案的线宽而且所述 第二图案延伸自所述第一图案，以及所述辅助图案形成在所述第二图案上。
9. 如权利要求8所述的方法，其中所述主图案的所述第一图案相互面对， 而所述主图案的所述第二图案是交错的。
10. 如权利要求6所述的方法，其中形成所述主图案包括 切割所述主图案的中间部分使所述被切割的主图案相重叠；以及 调整所述被切割的主图案的重叠部分的大小，以及 形成所述辅助图案包括在所述重叠部分形成所述辅助图案。
11. 如权利要求IO所述的方法，其中所述辅助图案的线宽宽于所述第二 图案。
12. 如权利要求6所述的方法，其中所述主图案的高度和宽度之比大于等于3。
全文摘要
本发明提供一种半导体器件的掩模图案及其制造方法，包括多个相邻的主图案；以及在每个主图案的端部和中部的至少一个之上的辅助图案，所述辅助图案的线宽宽于主图案的线宽，其中所述辅助图案是交错的。本发明可避免具有精细线宽的部分掩模图案发生图案崩溃的现象。
文档编号G03F1/00GK101109897SQ20071013915
公开日2008年1月23日 申请日期2007年7月23日 优先权日2006年7月21日
发明者李峻硕 申请人:东部高科股份有限公司