231，暴露出薄膜晶体 管22的漏极或者源极，W使后续制备的像素电极与所述薄膜晶体管22的漏极或者源极电 连接。
[0049] 步骤230、在所述第一纯化层上方依次形成多条触控信号线和像素电极层；
[0050] 其中，所述像素电极层形成多个间隔设置且W阵列方式排列的像素电极，所述像 素电极层与所述触控信号线同层绝缘设置。
[0051] 如图4c所示，在所述第一纯化层23上方依次形成多条触控信号线24和像素电极 层25,所述像素电极层25形成有多个间隔设置且W阵列方式排列的像素电极251，所述像 素电极层25与所述触控信号线24同层绝缘设置。所述像素电极251通过所述像素电极接 触孔231与所述薄膜晶体管22的漏极相连。
[0052] 步骤240、在所述触控信号线和所述像素电极所在膜层上方形成第二纯化层； [0化3]如图4d所示，在所述触控信号线24和所述像素电极251所在膜层上方形成第二 纯化层26。
[0054] 步骤250、在所述第二纯化层中形成公共电极接触孔；
[0055] 如图4e所示，在所述第二纯化层26中形成公共电极接触孔261。
[0056] 所述公共电极接触孔261暴露出所述触控信号线24,W使后续的公共电极层与所 述触控信号线24电连接。
[0057] 步骤260、在所述第二纯化层上方形成多个间隔设置且W阵列方式排列的公共电 极块，所述公共电极接触孔使每条触控信号线与其对应的公共电极块电连接，并与其他公 共电极块电绝缘。
[0化引如图4f所示，在所述第二纯化层26上方形成多个间隔设置且W阵列方式排列的 公共电极块27 (仅示出一个），通过所述公共电极接触孔261使每条触控信号线24与其对 应的公共电极块电连接，并与其他公共电极块电绝缘。每条触摸信号线与对应的公共电极 块相连，W确定用户的触摸位置。其中，每个公共电极块可W与一个或者多个像素对应，公 共电极块的数量决定触摸分辨率。
[0化9] 在上述各实施例的基础上，进一步的，在衬底基板上形成多个间隔设置且W阵列 方式排列的薄膜晶体管的同时，还包括：形成多条数据线和多条扫描线，所述触控信号线在 所述衬底基板上的投影位于所述数据线或扫描线在所述衬底基板上的投影内。该样设置的 好处是可W保证各触控信号线不影响阵列基板的像素开口率。
[0060] 优选的，设置所述第一纯化层的厚度范围为3000A-:巧000A。第一纯化层的厚 度在该范围内变化，可W减小触控信号线与数据线、扫描线之间产生寄生电容，提高触控性 能。
[00W] 进一步的，设置所述第二纯化层的厚度范围为ioooA-5000L第二纯化层的厚 度在该范围内变化可W增加公共电极块与像素电极之间的存储电容，增强公共电极块与像 素电极之间的电场，提高对液晶分子的驱动能力，从而改善显示性能，降低功耗。
[0062] 可选的，所述第一纯化层和/或第二纯化层的材料为氮化娃（Si化）和氧化娃 (SiOx)中的任意一种或一种W上。
[0063] 与图3所示的阵列基板的制备方法对应，本发明实施例还提供了一种阵列基板， 所述阵列基板的剖面结构示意图请参见图4f，如图4f所示，所述阵列基板包括：一衬底基 板21 ;位于所述衬底基板21上方的多个间隔设置且W阵列方式排列的薄膜晶体管22,位于 所述薄膜晶体管22所在膜层上方上的第一纯化层23 ;位于所述第一纯化层23上方的多条 触控信号线24和像素电极层25 ;位于所述触控信号线24和所述像素电极251所在膜层上 方的第二纯化层26,位于所述第二纯化层26上方的多个间隔设置且W阵列方式排列的公 共电极块27。其中，所述像素电极层25形成有多个间隔设置且W阵列方式排列的像素电 极251，所述像素电极层25与所述触控信号线24同层绝缘设置。所述第一纯化层23中形 成有像素电极接触孔231，W使像素电极251与所述薄膜晶体管22的漏极电连接。所述第 二纯化层26中形成有公共电极接触孔261，所述公共电极接触孔261使每条触控信号线24 与其对应的公共电极块电连接，并与其他公共电极块电绝缘。
[0064] 本发明实施例提供的阵列基板W及制备方法，使用公共电极块复用为触控电极， 减小了阵列基板的总厚度，并且在制作过程中只需一次刻蚀工艺，无需对触控电极与公共 电极块分别制作掩膜板，节省了成本，减少了制程中掩模板的数量，提高了生产效率。此外， 通过在所述第一纯化层上方依次形成多条触控信号线和像素电极层，所述像素电极层与所 述触控信号线同层绝缘设置，并触控信号线所在膜层与薄膜晶体管所在膜层之间设置有第 一纯化层，所述像素电极层和公共电极块所在膜层之间设置有第二纯化层，因此可W通过 分别调节第一纯化层和第二纯化层的厚度，W调节触控信号线所在膜层与薄膜晶体管所在 膜层之间的距离，W及像素电极层和公共电极块所在膜层之间的距离。所W触控信号线所 在膜层与薄膜晶体管所在膜层之间的距离，W及，像素电极层和公共电极块所在膜层之间 的距离互不影响。具体地可w通过减小第二纯化层的厚度，w实现增加像素电极层和公共 电极块所在膜层之间的存储电容；通过增加第一纯化层的厚度，W实现减小触控信号线与 连接薄膜晶体管的数据线之间的禪合电容。
[0065] 图5是本发明实施例提供的又一种阵列基板的制备方法的流程示意图。图6a-图 6e是与图5中各步骤对应的剖面结构示意图；如图5和图6a-图6e所示，又一种阵列基板 的制备方法包括：
[0066] 步骤310、在衬底基板上顺序形成多个间隔设置且W阵列方式排列的薄膜晶体管、 第一纯化层；
[0067] 如图6a所示，在衬底基板31上顺序形成多个间隔设置且W阵列方式排列的薄膜 晶体管32、第一纯化层33。步骤320、在所述第一纯化层上形成多个间隔设置且W阵列方式 排列的公共电极块；
[0068] 如图化所示，在所述第一纯化层33上形成多个间隔设置且W阵列方式排列的公 共电极块34。所述公共电极块34复用为触控电极，即当阵列基板处于显示状态的工作模式 下，公共电极块34起到提供公共电压的作用；而当阵列基板处于触控状态的工作模式下， 公共电极块34充当触控电极作用。
[0069] 步骤330、在所述公共电极块所在膜层上方形成第二纯化层；
[0070] 如图6c所示，在所述公共电极块34所在膜层上方形成第二纯化层35。
[0071] 步骤340、同时形成具有不同深度的公共电极接触孔和像素电极接触孔；
[0072] 如图6d所示，同时形成具有不同深度的公共电极接触孔36和像素电极接触孔37。 采用刻蚀选择比的原理一次形成不同深度的公共电极接触孔36和像素电极接触孔37,由 于公共电极块37位于第一纯化层33与第二纯化层35之间，因此公共电极接触孔36的深度 小于像素电极接触孔37。刻蚀时，使用一次曝光掩膜工艺形成公共电极接触孔36和像素电 极接触孔37的曝光图形，并且同时刻蚀形成公共电极接触孔36和像素电极接触孔37。所 述公共电极块34 -般采用透明导电材料（例如氧化铜锡），当将第二纯化层35刻蚀穿透， 形成公共电极接触孔36后，由于刻蚀气体对于第二纯化层35下的公共电极块34的材料刻 蚀速率较慢，该时，刻蚀气体将继续刻蚀第一纯化层33,最终形成像素电极接触孔37后停 止刻蚀。
[0073] 步骤350、依次形成多条触控信号线和像素电极层；
[0074] 如图6e所示，在第二纯化层35上方依次形成多条触控信号线38和像素电极层 39。其中，所述像素电极层39形成多个间隔设置且W阵列方式排列的像素电极391，所述像 素电极层39与所述触控信号线38同层绝缘设置