实际情况做调整。上述的栅绝缘层3和刻蚀阻挡层8与钝化层10类似，本实施例不进行详细说明。
[0032]在形成存储电容的第一电极和第二电极时，例如可以通过在存储电容区域，像素电极层存储图案111通过贯穿钝化层10、刻蚀阻挡层8和栅绝缘层3上的第一过孔12与栅金属层存储图案22电连接；
[0033]源漏金属层存储图案93通过贯穿刻蚀阻挡层8上的第二过孔13与有源层存储图案42电连接。
[0034]需要说明的是，由于上述有源层4的材质为氧化物半导体，故为了使该有源层4形成的有源层存储图案42能够作为存储电容的一个电极，该有源层存储图案42可以理解为通过等离子处理或离子注入后处理为导体的有源层存储图案。
[0035]本发明实施例还提供了一种阵列基板的制备方法，该方法包括:在衬底I上形成栅金属层2、有源层4、源漏金属层9、像素电极层11、以及存储电容区域；
[0036]其中，在存储电容区域，栅金属层2包括栅金属层存储图案22、有源层4包括有源层存储图案42、源漏金属层9包括源漏金属层存储图案93、像素电极层11包括像素电极层存储图案112 ;栅金属层存储图案22、有源层存储图案42、源漏金属层存储图案93和像素电极层存储图案112在衬底I上的投影至少部分重合，且像素电极层存储图案112与栅金属层存储图案22电连接构成存储电容的第一电极，有源层存储图案42与源漏金属层存储图案93电连接构成所述存储电容的第二电极。
[0037]上述方法中在存储电容区域形成存储电容采用两个存储电容并联的方式，其中栅金属层存储图案22与有源层存储图案42构成一个存储电容，源漏金属层存储图案93与像素电极层存储图案112构成另外一个存储电容，且两个存储电容在同一存储电容区域，在衬底上的投影重合，进而减少了两个并联存储电容的占用面积，提高了像素的开口率。
[0038]下面通过具体的实施例对上述阵列基板的制备方法的过程进行详细说明，该阵列基板的制备方法的流程可以包括以下步骤:
[0039]步骤S1、在衬底I上形成栅金属层2，如图1所示。
[0040]举例来说，上述的衬底I可以为玻璃基板、石英基板或有机树脂基板；栅金属层2的材质可以为钼(Mo)、钼铌合金(MoNb)、铝(Al)、铝钕合金(AlNd)、钛(Ti)和铜(Cu)中的一种或多种材料形成的单层或多层复合叠层，优先为Mo、Al或含Mo、Al的合金组成的单层或多层复合膜；厚度为10nm?500nmo
[0041]上述栅金属层2可以利用溅射或热蒸发的方式在衬底I上沉积一层栅金属层。
[0042]步骤S2、通过一次构图工艺形成栅极图案21和栅金属层存储图案22，如图2所不O
[0043]上述构图工艺可以理解为，在上述步骤SI沉积的栅金属层2上涂覆一层光刻胶，利用掩膜板对涂覆的光刻胶进行曝光和显影处理，然后混合酸液去除无光刻胶区域的栅金属层2，最后将光刻胶剥离，形成如图2所示的栅极图案21和栅金属层存储图案22。
[0044]步骤S3、在栅极图案21和栅金属层存储图案22、以及衬底I上沉积栅绝缘层3，如图3所示。
[0045]在本实施例中，栅绝缘层3的材质可以由硅的氧化物(S1x)、硅的氮化物(SiNx)、铪的氧化物(HfOx)、硅的氮氧化物(S1N)、AlOx等中的一种或两种组成的多层复合膜组成。栅绝缘层3用等离子体增强化学气相沉积法PECVD，即Plasma Enhanced ChemicalVapor Deposit1n制作，且在制作过程中，需控制膜层的氢含量在较低的水平。例如栅绝缘层二代结构可以为SiNx/S1x的叠层结构，也可以为SiNx/S1N/S1x的叠层结构，膜层的总厚度可以控制在100?600nm左右，至于各膜层厚度可依照实际情况做调整。
[0046]步骤S4、在栅绝缘层3上沉积有源层4，以及在有源层4上形成一层光刻胶。
[0047]上述有源层的材质可以为采用铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZ0)、铟锡锌氧化物(Indium Tin Zinc Oxide，简称ΙΤΖ0)、氧化铟(In2O3)、以及氧化锌(ZnO)等透明金属氧化物半导体材料中的至少一种，厚度控制在10-150nm。
[0048]步骤S5、利用灰阶掩膜板通过曝光显影工艺后形成完全曝光区域、未曝光区域以及灰度曝光区域，去掉完全曝光区域的光刻胶(光刻胶完全去除区域6)，以及灰度曝光区域的部分光刻胶(光刻胶半保留区域7)，如图4所示；
[0049]可理解的是，灰阶掩膜板包括完全不透明部分、半透明部分和完全透明部分；即灰阶掩膜板是指在透明衬底材料上在某些区域形成不透光的遮光金属层，在另外一些区域形成半透光的遮光金属层，其他区域不形成任何遮光金属层；其中，半透光的遮光金属层的厚度小于完全不透光的遮光金属层的厚度，此外，还可以通过调节半透光的遮光金属层的厚度来改变半透光的遮光金属层对紫外光的透过率。
[0050]基于此，灰阶掩膜板的工作原理说明如下:通过控制灰阶掩膜板上下不同区域处遮光金属层的厚度，使曝光在不同区域的透过光的强度有所不同，从而使光刻胶进行有选择性的曝光显影后，形成与灰阶掩膜板的完全不透明部分、半透明部分以及完全透明部分分别对应的未曝光区域、灰度曝光区域和完全曝光区域。
[0051]本实施例中所指的光刻胶均为正性光刻胶，可以为由感光树脂、增感剂和溶剂三种主要成分组成的对光敏感的混合液体。感光树脂经过光照后，在曝光区域能很快地发生光固化反应，后续通过特定的溶液可以将固化的感光树脂清洗掉。
[0052]步骤S6、刻蚀完全曝光区域对应的有源层4，如图5所示。
[0053]步骤S7、剥离灰度曝光区域的光刻胶，并对露出的预形成的有源层存储图案的半导体通过等离子处理(H-plasma处理)或离子注入后处理为导体的有源层存储图案42，如图6所示。
[0054]上述剥离灰度曝光区域的光刻胶可以通过刻蚀的方法也可以再次通过上述灰阶掩膜板再一次曝光显影，将灰度曝光区域的光刻胶剥离，本实施例不对其具体的实施方式进行限定。
[0055]步骤S8、去掉未曝光区域的光刻胶(光刻胶完全保留区域5)，形成有源层图案41，并在有源层图案41以及有源层存储图案42上形成刻蚀阻挡层8，通过一次构图工艺形成第二过孔13、第三过孔14和第四过孔15，如图7所示。
[0056]可理解的是，上述构图工艺与步骤S2类似，本实施例不再进行详细说明。
[0057]另外，上述第二过孔13可以理解为预形成存储电容一个电极的过孔，上述第三过孔14和第四过孔15可以理解为形成在有源层图案41的相对位置上，预将有源层图案41与源极图案91和漏极图案92电连接的过孔。
[0058]步骤S9、在刻蚀阻挡层8上沉积源漏金属层9，并通过一次构图工艺形成源极图案91、漏极图案92和源漏金属层存储图案93，如图8所示。
[0059]上述源漏金属层9的材质可以为钼(Mo)、钼铌合金(MoNb)、铝(Al)、铝钕合金(AlNd)Ji (Ti)和铜(Cu)中的一种或多种材料形成的单层或多层复合叠层，优先为Μο、Α1或含Mo、Al的合金组成的单层或多层复合膜。
[0060]其中，形成源极图案91、漏极图案92和源漏金属层存储图案93的构图工艺可以与步骤S2类似，本实施例不进行详细说明。
[0061]可理解的是，上述源极图案91和漏极图案92的位置也可以互换，根据电流的流向不同，该位置也不同。
[0062]步骤S10、沉积钝化层10，并在形成钝化层10之后，形成贯穿钝化层10、刻蚀阻挡层8和栅绝缘层3的第一过孔12，用于使存储电容区域的像素电极层存储图案112与栅金属层存储图案22电