专利名称：半导体存储器系统及在存储器控制器和半导体存储器之间传输数据的方法
技术领域：
本发明涉及一种具有存储器控制器和半导体存储器的半导体存储器系统以及一种用于在存储器控制器和半导体存储器之间传输存储器数据的方法，其中借助于时钟信号来表示脉冲串的存储器数据的传输。
背景技术：
在未来几代存储器中，指令/地址数据(CA)和存储器数据(DQ)之间的同步将变得越来越困难，因为存储器数据(DQ)的位的单位间隔(UI)的长度变得小于指令/地址数据的时钟信号的可期待的波动宽度。例如在未来的DDR4代存储器中可以期待存储器数据的位的单位间隔的长度仅仅为156ps。因此，找到与读或写指令具有时间关系的数据脉冲串的第一存储器位是很困难的。未来几代存储器的高的数据传输率本身使数据脉冲串的第一或者最后一个存储器位的识别变得困难。
目前的几代存储器、例如DDR2-SDRAM将双向的数据选通信号DQS用于标识一个数据脉冲串的开始和结束以及用于实现存储器控制器和半导体存储器之间的正确的数据流。对于具有还要更高的数据传输率的未来几代存储器来说，由于与数据选通信号相比而言更高的精确度，可优选自由振荡(freilaufend)的时钟信号。但是，自由振荡的时钟信号随之带来以下缺点数据脉冲串的开始和结束都不能利用它来标识。另一个用于标识数据脉冲串的方案利用具有关于数据脉冲串的包络的信息的、附加信号的传输。但是该方案随之带来的缺点是，不仅需要在存储器控制器上而且需要在半导体存储器上设置另外的引脚。
发明内容
本发明所基于的任务在于，提供一种半导体存储器系统和一种用于在半导体存储器系统中进行数据传输的方法，该半导体存储器系统将修改后的时钟信号用于标识数据脉冲串的传输。
按照本发明，该任务通过根据独立权利要求1的半导体存储器系统以及通过具有独立权利要求12的特征的用于数据传输的方法来解决。本发明的有利的进一步扩展方案可以由从属权利要求得到。
该半导体存储器系统具有存储器控制器和半导体存储器，用于将指令/地址数据(CA)从该存储器控制器传输到该半导体存储器、在该存储器控制器和该半导体存储器之间传输存储器数据(DQ)、以及将时钟信号(CLK)至少从该存储器控制器传输到该半导体存储器。根据本发明，通过上升和下降时钟边沿在最低和最高的信号值之间交变的时钟信号包括具有被屏蔽掉的(ausmaskierten)时钟边沿的标识区域，这些标识区域在时间上被置于存储器数据的读/写指令之后并且用跟随标识区域的时钟边沿来表示一个脉冲串的存储器数据的第一位的传输。因此，该信号除了包含时钟信息之外还包含用于标识数据脉冲串的附加信息，使得指令/地址数据(CA)以及存储器数据(DQ)之间的同步被给出。
在一个有利的实施形式中，该时钟信号中的另一个标识区域被分配给存储器数据的该脉冲串，所述另一个标识区域用于以跟随所述另一个区域的时钟边沿来表示脉冲串的结束。因此，该具有在时间上被置于存储器数据的写/读指令之后的标识区域以及用于表示该脉冲串的结束的另一个标识区域的时钟信号包括脉冲串包络的信息。
另一个实施形式是优选的，其中这些标识区域通过屏蔽掉一个上升以及一个下降时钟边沿而具有最低的信号值并且用一个上升时钟边沿来表示一个脉冲串的存储器数据的传输。在此情况下，电路部件识别出缺少的时钟边沿并将后面的上升时钟边沿用于同步。仅仅一个上升和一个下降时钟边沿的屏蔽提供标识区域的最短可能的构型。
替代于此，在另一个实施形式中，该标识区域通过屏蔽掉一个下降和一个上升时钟边沿而具有最高的信号值，因此用一个下降时钟边沿来表示一个脉冲串的存储器数据的传输。因此，该脉冲串的存储器数据的传输的开始也可利用一个下降边沿来定时，这可与在DDR2半导体存储器系统中利用一个下降时钟边沿来对脉冲串的单个数据位定时相比较。
在本发明的另一个有利的实施形式中，标识区域通过屏蔽掉多个上升和下降时钟边沿而具有最低的信号值，因此用一个上升时钟边沿来表示一个脉冲串的存储器数据的传输。该标识区域的时间长度在该实施形式中不再像在仅仅屏蔽掉一个上升和一个下降时钟边沿时那样是最小的。但是，由此提供这样的优点在很高的数据传输率时，该标识区域在电路技术上可更好地被检测到。
替代于此，在另一个有利的实施形式中，标识区域通过屏蔽掉多个下降和多个上升时钟边沿而具有最高的信号值，因此用一个下降时钟边沿来表示一个脉冲串的存储器数据的传输。
优选地，该时钟信号中在时间上被置于存储器数据的写/读指令之后的标识区域具有最低的信号值，其中另一个标识区域具有最高的信号值。由此，具有偶数数量的数据位的、脉冲串的存储器数据的传输的开始/结束可以利用上升/下降边沿来定时。
替代于此，在另一个实施形式中，该时钟信号中在时间上被置于存储器数据的写/读指令之后的标识区域具有最高的信号值，而另一个标识区域具有最低的信号值。
优选地，该时钟信号被构造为自由振荡的时钟信号，以便尤其是在未来几代存储器的数据传输率很高的情况下能够实现尽可能准确的定时和同步。
在一个有利的实施形式中，该时钟信号中的标识区域的被屏蔽掉的时钟边沿利用半导体存储器中的锁相环(PLL)电路来恢复。与延时锁定回路(DLL)电路相反，利用该延时锁定回路电路不能重新获得标识区域的被屏蔽掉的时钟边沿，而锁相环电路不识别单个被屏蔽掉的边沿，而是在时钟信号中产生微小的噪声。
本发明的另一个实施形式规定，在存储器控制器和半导体存储器之间传输时钟信号。由此，该时钟信号不仅可从存储器控制器传输到半导体存储器，也可从半导体存储器传输到存储器控制器。
下面借助于示意性附图基于优选的实施形式来更详细地说明本发明。
图1示意性地示出了半导体存储器系统、尤其是DDR2代存储器。
图2示出了第一实施形式的信号的曲线。
图3示出了另一个实施形式的信号的曲线。
图4示出了一个优选的实施形式的信号的曲线。
图5示出了另一个优选的实施形式的信号的曲线。
具体实施例方式
图1示意性地示出了DDR2代存储器的半导体存储器系统的主要组成部分。时钟信号以及指令/地址数据CA由存储器控制器1向半导体存储器传输。双向的数据选通信号DQS在DDR2代存储器的半导体存储器系统中与存储器数据DQ一起被传输，并且将待写或待读的存储器数据DQ的传输通知半导体存储器2或者存储器控制器1。
图2利用未来的例如DDR4代存储器的示例性的信号值域示意性地示出第一实施形式的信号的曲线。除了周期持续时间TGT在1250-625ps范围内(频率fGT＝800-1600MHz)的基本时钟信号外，还设置有周期持续时间TRT在2500-1250p s范围内(频率fRT＝fGT/2＝400-800MHz)的参考时钟信号。在时钟信号中，标识区域3在时间上被置于指令/地址(CA)总线上的写(WRITE)指令之后。利用“2N”规则的、在5000-2500ps范围内的指令/地址数据的周期持续时间能够实现在400-800Mb/s范围内的数据传输率。用于传输具有长度BL的脉冲串的存储器数据的定时利用跟随着标识区域3的上升时钟边沿来实现，并因此在时间上与指令/地址(CA)总线上的写(WRITE)指令相关。在625-312ps范围内的周期持续时间TCLR(频率fCLR在1600-3200MHz范围内)能够实现在3.2-6.4Gb/s/Pins范围内的存储器数据的数据传输率。存储器数据的位的单位间隔UI在以双倍的传输率(DDR)以及存储器数据DQ的在625-312ps范围内的周期持续时间TDQ(频率fDQ＝1600-3200MHz)进行传输的情况下例如为312-156ps。
在图3中示出了本发明的另一个实施形式的信号的时间曲线。在图2及其说明中示例性提及的信号的值域和定义对于图3和后面的图4和5来说也是有效的。时钟信号CLK中在时间上被置于CA总线上的写(WRITE)指令之后的标识区域3通过屏蔽掉一个下降和一个上升时钟边沿而具有最高的信号值。数据DQ的脉冲串的存储器数据的定时利用跟随该标识区域3的下降时钟边沿来实现，并因此在时间上与CA总线上的写(WRITE)指令相关。
图4示意性地示出了本发明的一个优选实施形式的信号的时间曲线。时钟信号CLK中跟随CA总线上的写(WRITE)指令的标识区域3通过屏蔽掉多个上升和下降时钟边沿而具有最低的信号值，因此用跟随其后的上升时钟边沿来表示脉冲串的存储器数据DQ的传输。多个上升和下降边沿的屏蔽能够在未来几代存储器的数据传输率很高的情况下实现在半导体存储器中在电路技术上更好地检测标识区域3。
在图5中示意性地示出了本发明的另一个优选实施形式的信号的时间曲线。信号的定义和示例性的值域可从图2的
中得到。时钟信号CLK中的标识区域3在时间上被置于CA总线上的写(WRITE)指令之后，该标识区域3通过屏蔽掉一个上升和一个下降时钟边沿而具有最低的信号值。该脉冲串的存储器数据的传输用跟随该标识区域3的上升时钟边沿来表示。为存储器数据DQ的脉冲串分配了该时钟信号CLK中的另一个标识区域4，该另一个标识区域4在时间上被置于标识区域3之后。时钟信号CLK中的另一个标识区域4用于表示该脉冲串的结束。该另一个标识区域4通过屏蔽掉一个下降和一个上升时钟边沿而具有最高的信号值，其中存储器数据DQ的脉冲串的结束用跟随该标识区域4的下降边沿来定时。因此，标识区域3和4在时钟信号CLK中提供存储器数据DQ的脉冲串的包络的信息。
附图标记列表1 存储器控制器2 半导体存储器3 时钟信号中用于表示脉冲串的存储器数据的第一位的、具有被屏蔽掉的时钟边沿的标识区域4 时钟信号中用于表示该脉冲串的结束的、具有被屏蔽掉的时钟边沿的另一标识区域BL脉冲串长度CA指令/地址数据CLK 时钟信号CMD02，CMD03，CMD04 另外的指令DQ存储器数据DQS 数据选通信号fCA指令/地址数据传输频率fCLR时钟信号频率fDQ存储器数据传输频率fGT基本时钟频率fRT参考时钟频率TCA指令/地址数据传输的周期持续时间TCLK时钟信号的周期持续时间TDQ存储器数据传输的周期持续时间TGT基本时钟的周期持续时间TRT参考时钟的周期持续时间UT单位间隔WRITE 写指令
权利要求
1.半导体存储器系统，具有存储器控制器(1)和半导体存储器(2)以及-可从所述存储器控制器(1)传输到所述半导体存储器(2)的指令/地址数据(CA)，-可在所述存储器控制器(1)和所述半导体存储器(2)之间传输的存储器数据(DQ)，-至少可从所述存储器控制器(1)传输到所述半导体存储器(2)的时钟信号(CLK)，该时钟信号通过上升和下降时钟边沿在最低和最高的信号值之间交变，其特征在于，-所述时钟信号(CLK)包括具有被屏蔽掉的时钟边沿的标识区域(3，4)，-所述时钟信号(CLK)中的一个标识区域(3)在时间上被置于存储器数据(DQ)的写/读指令(WRITE)之后，并且-可以用跟随所述标识区域(3)的时钟边沿来表示一个脉冲串的存储器数据(DQ)的第一位的传输。
2.根据权利要求1的半导体存储器系统，其特征在于-所述时钟信号(CLK)中的另一个标识区域(4)被分配给存储器数据(DQ)的所述脉冲串，并且-可以用跟随所述另一个区域(4)的时钟边沿来表示所述脉冲串的结束。
3.根据权利要求1或2的半导体存储器系统，其特征在于-所述标识区域(3，4)通过屏蔽掉一个上升以及一个下降时钟边沿而具有最低的信号值，并且-可以用一个上升时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
4.根据权利要求1或2的半导体存储器系统，其特征在于-所述标识区域(3，4)通过屏蔽掉一个下降以及一个上升时钟边沿而具有最高的信号值，并且-可以用一个下降时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
5.根据权利要求1或2的半导体存储器系统，其特征在于-所述标识区域(3，4)通过屏蔽掉多个上升以及下降时钟边沿而具有最低的信号值，并且-可以用一个上升时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
6.根据权利要求1或2的半导体存储器系统，其特征在于-所述标识区域(3，4)通过屏蔽掉多个下降以及上升时钟边沿而具有最高的信号值，并且-可以用一个下降时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
7.根据权利要求2的半导体存储器系统，其特征在于，-所述时钟信号(CLK)中在时间上被置于存储器数据(DQ)的写/读指令(WRITE)之后的标识区域(3)具有最低的信号值，并且-所述另一个标识区域(4)具有最高的信号值。
8.根据权利要求2的半导体存储器系统，其特征在于，-所述时钟信号(CLK)中在时间上被置于存储器数据(DQ)的写/读指令(WRITE)之后的标识区域(3)具有最高的信号值，并且-所述另一个标识区域(4)具有最低的信号值。
9.根据权利要求1至8之一的半导体存储器系统，其特征在于，-所述时钟信号(CLK)是修改后的自由振荡的时钟信号。
10.根据权利要求1至9之一的半导体存储器系统，其特征在于，-所述时钟信号(CLK)中的标识区域(3，4)的被屏蔽掉的时钟边沿可以利用所述半导体存储器(2)中的锁相环(PLL)电路来恢复。
11.根据权利要求1至10之一的半导体存储器系统，其特征在于，-所述时钟信号(CLK)可在所述存储器控制器(1)和所述半导体存储器(2)之间传输。
12.用于在存储器控制器和半导体存储器之间进行数据传输的方法，其中-将指令/地址数据(CA)从所述存储器控制器(1)传输到所述半导体存储器(2)，-在所述存储器控制器(1)和半导体组件之间传输存储器数据(DQ)，-将时钟信号(CLK)至少从所述存储器控制器(1)传输到所述半导体存储器(2)，所述时钟信号通过上升和下降时钟边沿在最低和最高的信号值之间交变，其特征在于，-将所述时钟信号(CLK)中的标识区域(3，4)中的时钟边沿屏蔽掉，-将所述时钟信号(CLK)中的一个标识区域(3)置于存储器数据(DQ)的写/读指令(WRITE)之后，并且-用跟随所述标识区域(3)的时钟边沿来表示一个脉冲串的存储器数据(DQ)的第一位的传输。
13.根据权利要求12的用于数据传输的方法，其特征在于，-将所述时钟信号(CLK)中的另一个标识区域(4)分配给存储器数据(DQ)的所述脉冲串，并且-用跟随所述另一个区域(4)的时钟边沿来表示所述脉冲串的结束。
14.根据权利要求12或13的用于数据传输的方法，其特征在于，-所述标识区域(3，4)通过屏蔽掉一个上升以及一个下降时钟边沿而具有最低的信号值，并且-用一个上升时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
15.根据权利要求12或13的用于数据传输的方法，其特征在于，-所述标识区域(3，4)通过屏蔽掉一个下降以及一个上升时钟边沿而具有最高的信号值，并且-用一个下降时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
16.根据权利要求12或13的用于数据传输的方法，其特征在于，-所述标识区域(3，4)通过屏蔽掉多个上升以及下降时钟边沿而具有最低的信号值，并且-用一个上升时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
17.根据权利要求12或13的用于数据传输的方法，其特征在于，-所述标识区域(3，4)通过屏蔽掉多个下降以及上升时钟边沿而具有最高的信号值，并且-用一个下降时钟边沿来表示一个脉冲串的存储器数据(DQ)的传输。
18.根据权利要求13的用于数据传输的方法，其特征在于，-所述时钟信号(CLK)中在时间上被置于存储器数据(DQ)的写/读指令(WRITE)之后的标识区域(3)具有最低的信号值，并且-所述另一个标识区域(4)具有最高的信号值。
19.根据权利要求13的用于数据传输的方法，其特征在于，-所述时钟信号(CLK)中在时间上被置于存储器数据(DQ)的写/读指令(WRITE)之后的标识区域(3)具有最高的信号值，并且-所述另一个标识区域(4)具有最低的信号值。
20.根据权利要求12至19之一的用于数据传输的方法，其特征在于，-所述时钟信号(CLK)是修改后的自由振荡的时钟信号。
21.根据权利要求12至20之一的用于数据传输的方法，其特征在于，-所述时钟信号(CLK)中的标识区域(3，4)的被屏蔽掉的时钟边沿利用所述半导体存储器(2)中的锁相环(PLL)电路来恢复。
22.根据权利要求12至21之一的用于数据传输的方法，其特征在于，-在所述存储器控制器(1)和所述半导体存储器(2)之间传输所述时钟信号(CLK)。
全文摘要
提出一种半导体存储器系统，在其中跟随写/读指令(WRITE)的指令/地址数据(CA)的、一个脉冲串的存储器数据(DQ)的传输用修改后的时钟信号(CLK)来标识。该修改后的时钟信号(CLK)包括具有被屏蔽掉的时钟边沿的标识区域(3，4)，因此存储器数据(DQ)的传输可以用跟随该标识区域(3，4)的时钟边沿来表示。
文档编号G11C7/22GK1783331SQ20051011852
公开日2006年6月7日 申请日期2005年10月27日 优先权日2004年10月27日
发明者H·鲁克鲍尔 申请人:因芬尼昂技术股份公司