专利名称：集成半导体存储器和运行集成半导体存储器的方法
技术领域：
本发明涉及一种集成半导体存储器和一种用于运行集成半导 体存储器的方法。
背景技术：
集成半导体存储器具有多条数据线，通过这些数据线可以用来 传输那些从存储单元里读出的或者写入到存储单元里的数据。借助 于数据线，因此可以使数据，也就是说多个数字位在存储单元和半
导体存储器的外部端口之间传输。在这些#:据线路上还可以设置信 号》丈大器，例如读出方丈大器(sense amplifier),利用它们l吏两个拔: 此互补的位线的电位分开，或者在下游i殳置次级信号》文大器，在所 传输的信号到达半导体存储器的输出端口之前，该次级信号放大器 作为输出放大器将所传输的信号再次放大。数据线尤其可以设置在 读出放大器和输出放大器之间的线路段内。
集成半导体存储器例如可以是一种易失性半导体存储器，例如 一种DRAM(动态随机存取存储器)或一种非易失性半导体存储器。 数据被储存在存储单元中，该存储单元连接于第一和第二导线，这 些导线通常称为字线和位线。在DRAM的情况中，存4诸单元例如 可以包括选择晶体管和储能电容器，其中选择晶体管设计成 MOSFET ( metal-oxide semiconductor field effect transistor金属氧化
物半导体场效应晶体管)，其栅-极是字线的组成部分，而其第一源 才及/漏才及区连4妻于^f立线。
半导体存储器起作用的先决条件是在相关的导电结构之间的 合适的电接触，然而就导电的以及绝缘的结构的相对位置来说由于 受生产条件的影响相互之间总是出现有偏差，这些偏差对于电特性 有不利的影响，确切的说也对半导体存储器内的开关性能有影响。
因此，可以在相互要堆叠在一起的结构之间，尤其是侧向(也 就是i兑平4亍于衬底表面)方向上的侧向偏移，在这些结构之间引起 相对高阻抗的电连接或者甚至导致连接中断。尤其是由于平版印刷
的未乂于准(overlay misalignment)的原因，在冲目互i偉叠在一起的结 构之间常常产生侧向偏移。这样的侧向未对准的例子便是在分段的 字线时常常必需的4妾触孔填充物(vias),这些填充物应该在主字线 和各自的字线段之间建立起一种尽可能低阻抗的电连接，然而本身
只具有小的基础面。因此，其位置的微小的侧向偏差迅速造成高阻 抗或者甚至中断，并因而导致不可使用的字线。即使在位线、其余 的导线或者在其它能导电的结构中时也出现类似的问题。
如果在其供货之前测试半导体存储器时就确定出，在正常工作 时寻皮自动访问的个别存储区存在缺陷，因而，集成的半导体存储器 具有冗余的存4诸区，这些区域可以作为替代而#1激活。例如，因为 个别字线或位线的电连4妾的缺陷或者完全中断，所以个别字线或位 线也许会受到浮动的进而不可控制的电位的干4尤。因此在对连一妄于 其余的字线或位线的存储单元进行读取时可能出现问题，这些问题 只是在以下情况下才可避免，即相应的字线或位线持久地无效并通 过一条冗余的字线或位线替代。在随后的运行中，各自的字线或位 线的地址一 4S:并不改变，然而通过在半导体存4诸器之内持续的i殳 置，例如借助于熔丝或抗熔丝确保了 ，即这些确定用于关4关地址的
信号被转送到一个作为替代而持久激活的存储区上(例如到一条冗 余的字线或位线上)。
因而，半导体存储器具有多个存储区，这些存储区形成作为替 代，并仅仅在固定的程序之后代替其余的、有缺陷的存储区而被持 久地激活。这些冗余的存储区通常全部集成到存^f诸单元里。这些存 储区需要在半导体衬底上具有附加的衬底面，但是，因为在识别出 有故障的存储区时，冗余的存储区可以作为替代来使用，所以在生 产时降低了半导体芯片的废品率。
存储单元阵列通常分成多个子单元。这里举例所述的一种可能 的划分就是将一个存储单元阵列或者其中的一个子部段分成多个 "存储器段"，其中所谓一个存储器段尤其可以理解为那种存储区，
该存储器区的读出的数据都被输送到同 一个输出放大器。在DRAM 中，存储段例如包括有这些位线和这些字线段，存储单元就设置在 这些位线和字线^:上，其数据在读出时通过读出i文大器和在读出放 大器下游的数据线传输给各自同一个输出放大器。字线也可以越过 存4渚器,殳向外延伸，从而只是字线的个别,殳或局部区域-故分配给各 自的存储器段进而分配给各自的输出放大器或者次级信号放大器。
因此，存储单元阵列包含存储器段，该存储器段通过字线部段 和位线(或者可能只通过位线的部^:)来限定。这样一个存储器段 通过存4诸器地址的一个预i殳的地址范围来驱动，例如通过字线地址 和位线地址的确定的地址空间来驱动。如果各自的存储器段的局部 区域存在缺陷，那么它就必须由 一个冗余的局部区域来代替。
冗余的存储区大多设置在彼此相邻的存储器段之间。例如可以 设置冗余的存储单元，这些冗余的存储单元可以通过冗余的位线来 驱动，这些位线可以通过冗余的读出方文大器和4立于这些读出力文大器 下游的冗余的数据线来读出和/或写入。如同各自邻接的存储器段的
其余存储单元那样，冗余的存储单元可以连接于同一条字线。反过
来存储单元也可以连接于冗余的字线，但可以如同相邻的存储器賴: 那样连接于同一条位线，或者既连接于冗余的字线也连接于冗余的 位线。
冗余的数据线用于对冗余的存储单元进行读取。在DRAM的 情况中，冗余的数据线如同其余的、非冗余的数据线连接于正规的 非冗余的读出放大器那样，以同样的方式连接于(冗余的)读出放 大器。即使在其它类型和设计的半导体存储器时，包括有冗余的数 据线的冗余的存储区也常常被设置在存储器段之间。存储器段的数 据内容通过正失见的非冗余的婆t据线来读出。
对于每条冗余的数据线和与之关联的存储单元来说，必需要有 附加的衬底面。因此， 一方面力求〗吏存储单元阵列的其余冗余结构 和冗余的数据线的数量尽可能地少。另一方面，始终可以通过利用 冗余结构替换非冗余结构而修复的存在缺陷的半导体芯片的比例 越大，那么在半导体存储器里就有越多的冗余结构(例如数据线)。
一种可能的集成方案可以是在每两个分别包含有预定数量的 非冗余数据线的存储器段之间分别设有一条或多条冗余的数据线， 该数据线被分别分配给相邻的存储器段之一。以这种方式，在各自 相邻的存储器段里可以通过各自冗余的数据线来代替一条数据线。 因此，例如对于每个存储器段来说，就可以附加地设置一条或两条 冗余的数据线，该数据线侧面地布置在相关的存储器段的正规的数 据线旁边。
因此，所有的半导体芯片可以被修理，其中每个存储器段有一 条或两条(或者对应于每个存储段的冗余数据线数量的数量的)数 据线与存在缺陷的存储区相连接。然而，如果分配给存在故障的或 局部存在故障的存储区的非冗余数据线的数量在至少 一 个存储器
段里大于每个存储器段的冗余数据线的数量，那么这样的半导体芯 片就不再能正常工作了，必须净皮方文弃。
发明内容
本发明的目的在于，提出一种集成的半导体存储器和一种运行
方法，利用其就可以更灵活地-使用冗余的^:据线和分配有该凄t据线 的存储区。尤其是当例如每个存储器段的冗余数据线的数量不变 时，应该可以实现对冗余数据线的各种各样的分配，并因此降4氐半 导体存储器的废品率，而不必为冗余数据线或其余的冗余结构提供 附加的4于底面。
该目的根据本发明通过一个具有多条数据线的集成半导体存 储器来完成，通过这些数据线可以传输从存储单元里读出的或者要 读出的凄t据，
-其中数据线包括有冗余数据线和非冗余数据线，
-其中半导体存储器至少具有一条数据分配线，并且
_其中多条冗余数据线以这种方式与至少 一条数据分配线相连
接，以至于分别可以选出一条冗余凄t据线或一组冗余凄t据线，其凄t
据-故继续传送至数据分配线。
根据本发明，半导体存储器具有一条数据分配线，该数据分配 线可以任选地从多条数据线接收数据。通过根据本发明提供的数据 分配线可以任选地将数据从一条数据线或者从另 一条数据线或从 任意的第三条数据线传输至数据分配线。因此，数据分配线连接于 多条冗余的数据线，然而以这种方式，即建立分别只是至一条冗余 数据线或者至多条冗余数据线的一个选择的导电连接，这是因为每 条数据分配线只应该接收一个地址的数据。因此，借助于根椐本发
而由不同的冗余数据线来传输的数据通过同 一条在输出侧的连4妾
线(其布置在数据分配线的下游)读出。4艮据此方式，数据分配线 使用于所要传输的多个冗余存储器地址的数据的路段集合在一起。 如果在半导体存储器工作时， 一个冗余的存储器地址被激活并通过 各自分配的冗余数据线将对应的数据传输到数据分配线，那么数据 分配线继续传输这些数据，以便输出数据。
因此，在输出侧、也就是说在半导体存储器的外部端口侧，数
域(并因此对应于不同几何形状的存储地址)的数据，这是因为数 据分配线可以任选地连接到多条冗余的数据线。
因此，为了通过多条冗余数据线中的一条进一步传输数据，可 以使相对于其余的冗余数据线而被选择出的各条冗余数据线与数 据分配线相连接，也就是说可以从与同一条数据分配线连接的、一 组多条冗余数据线中选4奪，这些冗余lt据线中任意一条分别与数据 分配线短路连接。因此就取消了通常所规定的每条单个冗余数据线 对单个的存储器段的不变的分配关系；每条冗余数据线可以替代地 任选地应用于多个存储器段的任意一个存储器段，以便替代相关存 储器段的一条非冗余数据线。
因此，每个存储器段中可修理的数据线的数量仅仅由每条数据 分配线的冗余数据线的lt量来限制，而不再通过固定分配给有关的 存储器段的多条冗余数据线限制。如果例如每个存储器段设有唯一 的冗余数据线，并且例如i殳有N条凄t据分配线，在该导线上分别可
以连接一条冗余的数据线，那么同时可以替代任意存储器段的N条
非冗余数据线。在一种通常的半导体存储器中，每个存储器段只有 一条冗余的数据线，如果在至少 一个存储器段里有两条正规的数据 线失效(或者存储区失效，这些存储区各自被分配有一条正规的数 据线)，那么半导体存储器就不能使用了。
因此，本发明提高了冗余数据线的使用的灵活性并降低了废品 率，而不必承受衬底面的损失。
优选地，冗余数据线通过开关元件与至少一个数据分配线连
据线而被选择出的 一条冗余数据线连接到每条数据分配线。
通过开关元件可以分别^吏任一条^t据线与凄t据分配线短;洛连 接。短路连接通过开关元件的激活或者导电接通来实现，而且例如 通过分配的开关元件的可逆的编程来实现。
优选地，借助于开关元件，相对于其余的冗余数据线而被选择 出的 一 条冗余凄t据线或 一 组多条冗余凄t据线可以连4妾到至少 一 条 数据分配线。因此这样来控制开关元件，即当一条或多条特定的冗
余数据线通过相应的开关元件到通地与一条^:据分配线(或者与多 条ft据分配线)连4妄时，其余的开关元件,皮切断。尤其可以这样来 控制开关元件，即每条数据分配线在任何时刻都与至多 一 个冗余数 据线导通地连才妄。
优选地，半导体存储器具有多个选择单元，其中至少一个数据 分配线总是连4妻于这些选4奪单元的第一输入端口上。选择单元首先 可以用来选择，是否输出由正规的数据线接收的数据或由冗余数据 线接收的数据。选择单元还用于选择半导体存储器的输出端口，通 过数据线接收的数据继续传输至该输出端口 。
因此，优选;也，选择单元还具有llr出端口，该^r出端口输出传 输至选择单元上的数据。
优选地，选择单元还具有第二输入端口，在这些端口上连接有 在非冗余数据线或者非冗余数据线的下游的导线。尤其设置了，选择单元可以有任选地输出使通过第一输入端口接收的数据或者通 过第二输入端口接收的数据。
优选地，借助于至少 一条lt据分配线和开关元件可以仅/f壬意一 条冗余凄t据线连4矣于多个选择单元中的任意一个上。这可以实现对 冗余数据线的更加灵活的充分使用，因为不仅可以自由选择要选出 哪一条冗余数据线应该替代某一个存储器^a的一条损坏的非冗余 数据线，而且同样也可以自由选择各自的输出端口 ，在该端口上应 该使通过冗余数据线传输的数据得以传送。
优选地，选"^单元的输出端口连接于用来输出来自半导体芯片
的数据的输出放大器。输出端口同样也可以用来通过半导体存储器
4妄收外面的凄t据。在此，所有的^据线都可以作为双向的凄t据线来
使用。本发明的其它的实施例以及发明的核心思想当然也同样适用 于将半导体存储器接收的数据写入到半导体存储器的存储单元中。
在此，将要写入的数据只是在相反的方向上沿着至少 一个数据分配 线和冗余的和非冗余的数据线进行发送。因此，根据本发明提出的 数据分配线以及冗余数据线同样也可以如同用于读出那样应用于 写入。
优选地，半导体存储器具有至少一个选择解码器，该选择解码 器连接于多条非冗余数据线，并这样来控制，即该解码器使得通过 一条非冗余数据线或一组非冗余导线传输的数据继续传输，并将连 接到选择解码器的其它非冗余数据线的数据的传送阻塞住。因此， 选4奪解码器用于选^奪要由多个非冗余凄t据线中的一条导线或可选 的多条导线继续传输的数据，或用于选择要传输到多个非冗余数据 线中的一条导线或可选的多条导线的数据。尤其是，多条数据线可 以由分配给存储器段的数据线组成，因此，选择解码器用于将通过 一组非冗余数据线(例如与一个存储器段关联的那些导线)所接收 的数据选择性地继续传送。选择解码器尤其用于选出那些非冗余数
据线，这些导线的信号应该分别继续输送或者应该将这些信号分别 继续传输至这些导线。
优选地，至少一个选择解码器刚好分配给一个输出放大器，该 放大器连接于选择解码器的下游。此外，优选地，至少一个选择解 码器通过一个或多个连接于下游的导线和一个选择单元与分配给 选择解码器的输出放大器相接。尤其是，选择解码器可以在输出侧 连接于选择单元的第二输入端口 ，该选择单元任选地将通过选择解 码器传输的数据或通过冗余导线(以及至少一条数据分配线)传输
的数据在它们的输出端口上输出，该选择单元通过第一输入端口来 接收数据。因此，选择解码器用于选出是否可以通过冗余的或通过 正常的非冗余的数据线来读出数据。
优选地，每个选择单元这样来控制，使它可以任选地将由各自 的选^奪解码器所接收的数据或通过数据分配线所接收的数据继续
传输至输出放大器。
优选地，每条冗余数据线和每条非冗余数据线连接于至少一个 读出放大器，在该放大器上连接有两条位线。此外优选地，每条冗 余数据线和每条非冗余数据线都连接于一组读出放大器。例如每个 数据线可以连4妄到一组刚好四个读出方文大器上。凄t据线可以分别通 过分开的端口连接件连接于一对读出放大器，其中每对这种放大器 布置在所要驱动的存储单元的一侧或者另一个相对侧。
优选地，每条冗余数据线和每条非冗余数据线与一组读出放大
器的所有读出》文大器持久地电连接。在此，可以以这种方式通过另
外的信号来控制同一个组的读出放大器，即分别只有一个读出放大 器将其信号传送给所涉及的数据线。
优选地，半导体存储器具有至少一组选择线，其中每个组分别 有一个读出放大器连接于每个用于多组读出放大器的选择线，而且
其中i文大器组分别浮皮分配有不同的冗余#:据线和/或非冗余^t据线。 例如，如果每个组刚好有四个读出方文大器，那就可以设有四条选择 线，其中通过激活各自的选择线来确定每个组的哪一个或者第几个 读出放大器分别将其数据继续传输给各自的(冗余的或者也有非冗 余的)数据线。
与此对应伊c选i也，4昔助于选择线可以选出，在读出方文大器ia之 内的哪个读出放大器分别将数据继续传输给有关的数据线，此导线 连接于各自的读出放大器组。
此外，优选地，每个读出放大器分别连接于两个位线，这两条 位线用于对连接于位线和一组字线的存储单元进行读取。存储单元 尤其是可以具有选择晶体管和存储电容器，例如一种深槽电容器或
一种叠层电容器。然而，半导体存储器不必一定是一种DRAM，而
且也可以以另外方式构造存〗诸单元。
优选地，至少那些存4渚单元连4妄一组字线上，这些存储单元的
数据可以通过与 一个共同的选4奪解码器相连4妄的非冗余^:据线读 出。然而，字线也可以通过半导体存^f诸器的多个局部区的一个区延 伸，其存储单元可以通过正身见的，也就是非冗余lt据线读出(和/ 或写入)，这些非冗余凄t据线通向多个选4奪解码器并与此相应地通 向多个输出放大器。字线可以尤其在多个存储器段之上延伸。
优选地，半导体存储器具有多个选择解码器，这些选择解码器 分别连接于一组非冗余数据线上，这组导线分别具有相同数量的非 冗余数据线。此外，可以i殳置，非冗余数据线与其多个选择解码器 相互平行延伸，而且在相互邻接的非冗余数据线组之间分别有一个 或多个冗余数据线延伸。这里所谓的一组非冗余数据线是指那些通
向同一个选择解码器并因此例如也通过同一个输出放大器读出的 (一般彼此直接相邻的)多条数据线。冗余数据线则尤其可以布置
在正^L的数据线组之间。
在开关元件上终止，通过开头元件冗余数据线连接到至少 一条lt据 分配线。若在相互邻接的正规j数据线组之间i殳有多条冗余凄t据线， 那么优选地提供相应于该数量的一些数据分配线。每条附加的数据 分配线可以通过每个存储器的一条冗余数据线来替代另 一个正头见 的数据线。
优选地，连接到冗余数据线的读出放大器连接于同 一个选择 线，如同该读出放大器一样，该放大器连接到相邻的非冗余数据线 组的非冗余数据线。不仅选择线，而且正规的存储单元阵列的其余 结构，例如存储单元、字线、位线或读出放大器都可以如同用于非 冗余分区那样以相同方式提供和设计，以用于半导体存4诸器的设为 冗余的分区。不必使冗余区与存储单元阵列的正规区分隔开， 一般 它们可以共同集成并相互连4妻起来。
优选地，刚好一条冗余数据线或者刚好一对冗余数椐线分别在 每两个相邻组的分别连接于一个本身的选择解码器上的非冗余数 据线之间穿过。在一种通常的半导体存储器中，在衬底面上穿过的 冗余^U居线最好可以用于一个或另 一个相邻组的正规Jt悟线，以用 于修理。然而，在根据本发明的半导体存储器中，尽管它们有空间 位置的问题，它们也可以应用于任何其它的存储区，例如一个远离 布置的存储器段，这样以便在那里替代一个正规的数据线。这根据 本发明可以借助于至少 一 个数据分配线来实现。
优选地，使读出放大器分别以交替的次序布置在至少 一组字线 的乂t^f则。
数据线与半导体存储器的衬底以 一定间距设置，该间距比所述 读出放大器与衬底的间距更大，并越过选4奪线。在这种情况下，在 衬底的俯视图上来看，数据线布置在读出放大器和选择线之上。
优选地，每条数据线设计为成对的两条相互互补的单导线，这 两条单导线 一起分别传输以两条单导线的电位之间的电位差的形 式的数据值。才艮据此方式，尤其在高频凄t据传输时，可以更可靠地 借助于较小的电源电压传输数据，这是因为在两个相互互补的数据 线之间的电压差分别替代单个数据线的电压波动而被作为信号评 估，因此每条lt据线优选包括有一对相互互补的单导线。这既适合 于非冗余的正身见数据线，也适用于冗余的数据线。
优选地，每条数据分配线借助于选择单元可以连接到多个输出 放大器的任意一个输出放大器上，其中分别有某一个所选出的选择 单元阻止数据从一 个连接到该选择单元上游的选择解码器继续传 输，并且其余的选择单元则将由其余选择解码器接收的数据传输至 其余的输出放大器。因此可以借助 一个选4奪单元选出输出放大器， 该选择单元激活选出的输出单元的第 一输入端口以替代其第二输
入端口 ，那就使冗余数据(或者通过冗余导线接收的数据)输出至 第一输出端口上。同样在写入半导体存储器时也可以反方向地控 制，数据分配线由该输入端口或者该输出端口 4妄收所要存储的数 据。借助于至少一条数据分配线则可以这4羊地控制，以4吏4妄收的凄t 据继续传输到那条冗余数据线上。
优选地，每条冗余数据线可以这样来驱动，即该冗余数据线可 以替代任意一组非冗余数据线的一条非冗余数据线来被访问，该非 冗余凄t据线可以通过选^奪解码器连4妄到同 一个选择单元上，如同相 关的冗余数据线那样。
最后可以^见定，开关元件就是晶体管。它们例如可以i殳计成场 效应晶体管。开关元件也可以设计成较复杂的开关元件。最后提出， 半导体存储器是一种易失性读写存储器，也就是一种随机存取存储器。
发明还提出了 一种运行集成的半导体存储器的方法，其中方法
包括以下步骤
-提供一种根据本发明的集成半导体存储器，其中半导体存储 器如此设计，即在接通半导体存储器之后，与至少一个数据分配线 连接的冗余数据线与数据分配线电隔离，并且可以任选地与凄t据分 配线单独;也连4妄，并且
-使多条冗余数据线中的一条冗余凄t据线与数据分配线连接， 并^f吏纟寻由至少一 -
优选地，冗余的^:据线通过导电接通的开关元件与数据分配线 短路连接，而其它的开头元件保持断开，而且多条冗余数据线中其 余的冗余数据线与数据分配线电隔离。此外优选地，通过冗余的数 据线接收的^t据^人K据分配线传输至选择单元，该选4奪单元将这些 数据输出，替代了通过非冗余数据线所接收的数据。此外优选地， 选择单元将由数据分配线继续传输的数据输出至半导体存储器的
一个输出放大器上。
优选地，提供一种具有多组非冗余数据线的半导体存储器，其 中冗余数据线可自由选择地分配给任意一组非冗余数据线，而且如 果在一组非冗余数据线中必须替代一条非冗余数据线的话，那么一 条冗余数据线 被激活。
根据此方式运行的半导体存^f诸器可以4安任意一种所述的实施 例来i殳计。
发明还提出了 一种用于驱动集成的半导体存储器的方法，其中
该方法包4舌以下步骤
-提供一种根据本发明的集成半导体存储器，其中半导体存储 器如此设计，即在接通半导体存储器之后，与至少一个数据分配线 连接的冗余数据线与凄t据分配线电隔离，并且可以任选地与数据分 配线单个地连4妄，并且
-使多条冗余数据线中的一条冗余数据线与数据分配线连接， 并使得要写入在至少一个存储单元里的数据通过数据分配线和与 该数据分配线连4妄的冗余数据线进4于传输。
路连接，而其它的开关元件则保持断开，而且多条冗余数据线中其 余的冗余凄t据线与凄丈据分配线电隔离。
优选地，要写入到至少一个存储单元里的数据通过一个选择单 元传输给H据分配线而不是非冗余数据线组，该单元任选地与凄t据 分配线或与 一组非冗余IU居线连4妄。
优选地，提供一种具有多组非冗余数据线的半导体存储器，其 中冗余凄t据线可自由选4奪地分配给任意一组非冗余数据线，而且当 在一组非冗余数据线中必须替代一条非冗余数据线时，那么，可以 作为替代，激活一条冗余数据线而不是激活这个组中所要替代的非 冗余凄t据线而^皮激活。
#4居该方式驱动的半导体存{诸器可以4安照任意一种所描述的
实施形式来i殳计。
以下参见附图对发明进4亍i兌明。图中示出
图1是一种具有固定分配关系的冗余数据线的通常的半导体存 储器；
图2是根据可能实施例的一种根据本发明的半导体存储器；
图3是图2所示半导体存储器的另一个视图4是用于示出 一种根据本发明的运行方法的根据本发明的半 导体存储器的另 一个视图。
具体实施例方式
图1示出了通常的半导体存储器1的示意性俯视图，在该存储 器的衬底5上设有多个存储单元35。半导体存储器1可以是一种 DRAM或另一种易失性半导体存储器。同样，半导体存储器也可以 是一种非易失性半导体存储器。存储单元35通常连接于位线32以 及字线33上。存储单元35例如可以包括存储电容器和选^^晶体管， 存储单元例如借助于读出放大器31读出，在该放大器上分别连接 有两个相互互补的位线32,其电位相互^皮比4交并分开。在通过读出 放大器分开位线电位时，在两个位线电位之间的电位差被放大。数 据从读出放大器31出发通过用于读出的数据线10继续传输。此外， 凄t据线可以包括主婆t据线，该主凄史据线在图1上面水平延伸地示出， 并表示为一组8条相互平行的主凄t据线。主数据线的上游可以连接 其它的凄t据线，该数据线在图1中大致垂直布置成四条一组。读出
放大器分别将读出的数据值传输给数据线，在根据图1的半导体存 储器中，数据例如可以以每两个单导线之间的电位差的形式被传 输。因此每条数据线可以设计成由两条单导线组成的导线对的形
式，通过该数据线传输数据值。例如两条单导线12a、 12b —起构 成一条数据线，通过该数据线传输一个由读出放大器31读出的数 据值。对应于一个数字零或一的数据值相当于两条单导线12a和 12b之间的电位差。/\条主数据线共<吏四个#1据平4亍地继续传输。
数据线10可以包括有正规的、非冗余数据线12以及冗余数据 线ll。冗余数据线11也可以分别设计成成对的单导线lla、 llb。 冗余导线并不被自动地驱动，而只有当在识别出存储区有故障之 后，通过冗余的存储区代替这故障的存储区时才被激活。在此，从 可替代地激活的存储区传输的数据值借助于冗余数据线继续传输， 相反，有故障的存储区的正规的数据线并不失效。半导体存储器的 这样一种<'务理通常通过连《1妾保险元件来进^"，例如熔丝或抗熔丝， 这样就持久地预先调整设定了分配给特定的存储器地址的数据的 数据换向，就是说分配给作为替代来使用的冗余的存储区。
在图1中读出放大器31布置在各有四个读出放大器31的组36 里。每组36读出放大器31分别分配有一条选择线30，通过该导线 使各自组36的各自四个读出放大器31激活。多个读出放大器组36 相互并排布置；它们的存储单元35连接于一组37字线33上，但 连接于各自不同的位线32。根据用于读取的或者写入的数据的一个 预先选定的存储器地址，将多个选择线30中的一个激活，因而使 相关组36中的各自四个读出》文大器31激活。这例如在一种读取4喿 作中导致被访问的、所选择的组36的四个读出放大器31将其数 据通过凄t据线10或者11或12输出。数据首先传输至主lt据线， 并/人那里起传输,会各自的一个输出》文大器21。如图l示意性示出， 八条主数据线中的每两条导线通向一个所涉及的输出》文大器21。因
此，八条主数据线(例如是由各两条单导线组成的四对导线)连接
于四个输出放大器21上。输出放大器21连接到半导体存储器1的 输入/输出端口的上游。
如果某一个存储器地址通过激活某一条选4奪线30而被访问， 那就通过各自的数据线10来读出此前存储在存储单元里的数据， 并通过输出放大器21输出。正常情况下，仅仅正规的非冗余存储 器地址一皮访问，并4吏其数据通过正规的、非冗余数据线12来传输。 但如果半导体存储器的一个分区在一个或多个存储器地址的区域 中失效，那么作为替换，必须将另外的、冗余的存储区持久地激活 来替代已失效的存^f诸区。这如此来进行， -使得用于传输写入或/和读 出凄史据的导线连4妾以这种方式l奮改，即在相同的逻辑地址时可以访 问半导体存储器1上(也就是在其衬底5上)的另 一个物理地址。 在图1中，例如读出放大器的最上面的组36 i殳计为半导体存储器 的冗余的分区；从这四个读出放大器各自引出有冗余数据线11或 者lla、 llb。冗余存储区通过在图1的最上方示出的选择线30来 驱动，但只有在修理半导体存储器时，在这选择线和分配于其的冗 余存储区可替代地替代了一个失效的、正规存储区(例如替代另一 个非冗余的组36)而被激活之后和激活时才行。在各自配置有位线 和存4诸单元的各自有四个读出^:大器的三个在图1中所示的组36
之下还设有多个另外的组36或者物理存储地址，它们在图1中由 于位置的原因没有表示出来。在最上面所示出的冗余的读出放大器 组36之下例如可以i殳置有例如32或者64个正失见的读出i文大器组 36连同分配的存储区。这些本身分别具有的选4奪线30的32或64 个存4诸区以及附加的一个或两个另外的冗余存4诸区可以汇集成一 个单一的存储器段，其数据通过共同的数据线传输至主数据线并从 那里起继续传输至输出放大器。
在这样一个存储器,殳里，通常有冗余数据线以及与它们连接的
冗余存储区固定分配给各自的存储区段。这意味着各自存储器段 的32或64个物理地址中只有少ft的地址可以通过一个固定分配给 该存储器4殳的逻辑地址来替代。如果例如图1中表示于最上面的、 通向读出》文大器31的最上面组36的选择线30以及一个最下面的、 在图1中不再示出的选择线30分别分配给一个冗余的物理存储地 址的^舌，那么总共有两个冗余的存书者;也址可供用于32或64个正规 的存储地址。这意p木着这32或64个存4渚器地址中最大允许有两 个失效。当每个存储器段中失效存储器地址的数量更大时，半导体 存储器1就不再能可靠地工作并必须将其扔掉。
如果在设计该半导体存储器时一并考虑了附带的冗余区位，那
单元的冗余物理存储器地址的数量。然而因此就附带损失了衬底 面。另一方面，保持以前所规定的每个存储器的冗余存储器地址的 数量意味着如果半导体存储器的某一个比例在至少一个存储器段 上比失效存储器地址的各自数量更多，那么所制造的半导体存储器 的废品率就不可能进一步降低。
图2示出了根据本发明的半导体存储器的俯视图，其中设有一 条数据分配线20，通过该数据分配线可以将通过冗余凄t据线11读 出(或写入)的数据的分配给不同的存储区。在图2中示出了一对 单导线20a、 20b,它们一起形成了至少一条数据分配线20并且可 以应用于在每单位时间继续传输一个各自的数据值。数据分配线20 在图2中在图面上延伸，其以后如在图3中描述的那样，延伸至其 它的存储器段，这些存储器段分别具有预定数量N个正规存储器地 址和数据线12。在图2中只示出了一个存储区(例如一个存储器段) 的 一个局部区域，该局部区域具有多条例如32或64条非冗余数据 线12，其中在图2中由于位置原因，仅示出了最上面的三条非冗余
数据线12。此外在图2上面还示出了一条冗余数据线11,该冗余 数据线虽然靠近邻接的正规数据线12延伸，但并不固定分配给某 一个存储区或者存储器段。代替它的是，冗余数据线11以这种方 式与数据分配线20连接，即该数据线12可以与数据分配线短路连 接，从而可以使冗余数据线11的数据比通常更灵活地通过数据分 配线20继续传^"。
可以设有开关元件13,该开关元件连4妾在冗余lt据线11和凄t 据分配线20之间，并且当开关元件接通时，冗余数据线11才与数 据分配线20短^各连^妄。在开关元件13导电4妾通的状态下，H据分 配线20用于从在图2上部示出的冗余的数据线11中读取。在图2 的图面之外还有其它的冗余数据线11可以以相同方式连接于数据 分配线20,如同以下还要在图3中加以说明的那样。因此，数据分 配线20用于继续传输lt据，这些凄t据的物理源地址可以借助于开 关元件13或者它的元件自由选择。因此，数据分配线20任选地使 多个存储地址的数据集合在一起，然而在每个时间点只传输某一条 冗余数据线11的数据值。在相反的过程中，数据借助于冗余分配 线11写入到冗余存储器地址里，可以借助于数据分配线20将数据 发送至所希望的冗余数据线11。
因此在读出以及写入数据时确定冗余数据线11的地址可以比 在通常的半导体存储器时操纵上更加灵活。由于数据分配线20不 再分配给特定的存储区或存储器^殳，因此就取消了冗余数据线11 对这个存储区或者存储器段的传统的固定分配关系。因此可以在具 体的存储区或存储器段里首次对任意多个存储地址进行修理。每个 存储器段的可修理的存储地址的数量总体上只受到数据分配线的 总数和与之连接的冗余数据线ll的(还要更大的)数量的限制。
此外，数据分配线20同样也如同正规的和冗余的数据线12、 11在图2中那样为双导线，也就是说各由两条互补的单导线组成的 线路对。
借助于数据分配线20可以使接收的数据传输到输出放大器 21。尤其是可以通过数据分配线20将接收的数据传输至不同的、 可选择地控制的输出放大器21。为此选择单元15可以连接在每个 输出》文大器21的上游，该选择单元通过第一输入端口 14a连4妾于 数据分配线20上，并通过输出端口 16连接于输出放大器21。借助 于选择单元15和输出放大器21，其中在图2由于位置原因分别只 表示了一个样品，通过数据分配线20获得的数据可以分别分配给 多个输出放大器21中的某一个并传输至这一个放大器上。因此可 以自由选择输出端口 ，通过数据分配线20所接收的数据就被传输 至该端口。因此，由于数据分配线可以任选地连接于多条冗余数据 线中的任意一条冗余数据线11上，通过冗余数据线11获得的数据 可以传输至任一个输出放大器21。若每个输出放大器21分配于某 一个存储区或存储器段，也就能自由选择哪个存储器段或存储区 应该^皮分配有通过一个冗余凄t据线11读出的凄t据。因此，凄t据分 配线20可以用来取消某一条冗余数据线11对某一个存4诸区或存储 段的传统的固定的分配关系。这类似的适用于借助于冗余数据线和 数据分配线将数据写入或者存入冗余(物理)的存储地址里。
由于位置原因，在图2中仅示出了唯一的存储区或存储器段的 一个局部区域。该存储区在选择解码器25的长度或者高度上延伸， 可以根据优选的实施例设置该选择解码器，以便由多条正规的、非 冗余凄t据线12中分别选出一条来，其凄t据应该分别一皮传输。选4奪 解码器25可以通过在下游连接的导线19连接于选择单元15的第 二输入端口 14b上。选择单元15因此可以选择通过数据分配线 20接收的、来自于冗余数据线11的数据或者通过选择解码器25接 收的、来自于非冗余数据线12的数据是否被选出，并通过输出端 口 16继续传输(例如至输出方丈大器21)。在图2中^f又示出了p舉一的 选择解码器25，该选择解码器断开表示而且只是清楚地示出其下端 部很多更大量的非冗余数据线连接于这个选择解码器25上，而 且在图2中仅示出了 3条数据线12。例如可以在各自同一个选择解 码器25上连接32或64条非冗余数据线12。每条数据线12可以由 两条单导线I2a、 12b构成的导线对组成，这些导线分别传*命在它 们之间的电位差作为数据信号。因此尤其可以可靠地传输利用小电 压所产生的高频的信号。对于每个存储器段，也就是说对于每个选 择解码器25来说设有一个自身的选择单元15，该选择单元分别具 有第一输入端口 14a和第二输入端口 14b。相关的选择单元15,即 使对于对应于各自选择解码器25的那个存储器段来说，也控制冗 余的数据(或者通过冗余凄t据线4妄收的数据)，而不应该传豸lr非冗 余数据。
在图2中，同样也如同在图1中那样分别示出了各自具有四个 读出放大器31的组36，其中在每个读出放大器上又连接了两条相 互互补的位线32,该位线的分别连接于多个存储单元。为了清晰起 见，在图2中仅示出了两条字线33,它们代表了更多数量的字线 33,这些字线构成了字线组37。每个读出发大器组36中的两个读 出放大器31分别布置在字线33的这个组37的相反侧。从读出放 大器31引出导线连接件，通过该导线连接件，读出放大器就持久 导电地与各自的数据线11或12连接。在读出放大器31的上游连 ^接有选择线30，该选4奪线在图2中在垂直方向上延伸，并且分别连 接于每个读出放大器组36中的一个读出放大器31。通常只是使这 四个选择线30中的一个激活，从而每个组36的某一个读出放大器 31分别将其读出的数据值传输至数据线10或者11或12。根据所 涉及的读出放大器组36连同分配于其的存储单元是否布置在半导 体存储器的一个最初被驱动的或原始未被驱动的分区里，数据线10
是正规的非冗余数据线12或冗余数据线11。在后一种情况下，数 据线通过开关元器件13或者以其余的方式连接到至少一条数据分 配线20上，并因此未配置于规定的存储区或存储器段(在图2中 通过附属的选择解码器25来表示)。否则的话可以将通过冗余凄t据 线11传输的数据通过凄史据分配线20且通过多个选择单元15中的 一个发送至任意一个输出》文大器21上。因此，在那里这些数据祐: 插入在那些lt据之间，那些数据一^L情况下通过所涉及的选择单元 的第二输入端口 14b和连接于前面的选择解码器25从各自的存储 器段中接收。
至少一条数据分配线20在图2中在半导体存储器的所示局部 断面之外沿着多个存储器段或者选择解码器25延伸；在每个选择 解码器25的范围里至少一条数据分配线20具有引出的导线分支， 该导线分支通向各个选4奪单元15的第一个llr入端口，这在图3中 详细示出。
图3示出了图2所示半导体存储器1的一个(较大的)局部断 面的俯视前图。在图3所示的半导体存储器1的衬底5的范围里示 出了四个存储区，例如存储器段45，其中每个存储器段45包括有 多个非冗余数据线12的一个组17。非冗余数据线12分别通向一个 选择解码器25。在存储器段45之间，也就是在正规的非冗余数据 线的组17之间，分别设有冗余数据线11。在图3中每条数据线表 示为单导线，然而可以任选地代表双导线或只是唯一的单导线，双 导线由两个单导线組成；在图3中为了清晰起见没有表示为双导线。 同样的也适用于数据分配线20,其中在图3中示出了两条相互独立 的数据分配线20。
4昔助于两条凄t据分配线20可以同时》也传llr两个不同的彰:才居， 示出的两条数据分配线20中的每条导线用于继续传输各自的一个 数据值。因此，这两条图3中示出的数据分配线20并不代表配对
的导线对中的单导线，而是用于继续传输不同的数据值。这也可以
在图3中看出来，在图3中是与图2所示实施例相关的一种改进方 案，在图3中每个存储器段45或者每个选择解码器25分别对应于 两个选择单元15，其中分别是，上面的选择单元15连4妄于左面的 数据分配线20,下面的选择单元15连接于右面的数据分配线20。 输入端口和输出端口 14a、 14b、 16类似于如在图2中那样布置， 并因此在图3中没有特意示出。
在每个存储区45里也可以设有一对选择解码器25来替代设置 的选择解码器25，这一对选择解码器具有一半那样多的连接的正规 数据线12;在这种情况下每个选择解码器又如在图2中那样连接于 一个选择单元上。两种实施例可以相同地实现。
图3示出，至少一条数据分配线20在多个存储器段45上延伸 并连接于多条冗余数据线11上。这才艮据多个开关元件13和多个选 择单元15可以看得出来。借助于开关元件13可以选择，各自的数 据分配线20应该从哪条冗余数据线11获得数据(用于乂人冗余存储 器里读出数据)，或者数据分配线应该向哪条冗余数据线发送数据。 若是读出过程，例如可以借助于开关元件13调整i殳定，即应该由 哪条冗余数据线11使所要读出的数据从冗余存储单元里读出。
借助于选择单元15还可以设定，通过各自的数据分配线20获 得的数据被传输到半导体存储器1的哪个输出放大器21上或者传 输至哪个外部接触端口上。因此，每个选择单元15可以使得通过 各自的数据分配线20所得到的数据替代一些从一个存储器段45里 传输出的、来自有故障数据线(或这些分配的有故障存储区)的数 据进行传输。选l奪解码器25可以这样i殳置，即该选择解码器分别 同时地使得通过各自的非冗余数据线的组17获得的数据中的两个 凄史据继续传输，也就是传输至两个选4奪单元15。同样也可以代替每 个在图3中所示的选择解码器25设有一对选择解码器，其中每个
选才奪解码器在单位时间内刚好传输一个数据值至各个单独分配的
选择单元15。
借助于图3所示的改进方案，用统计的方法，每个存储器段45 可以用冗余数据线12交换两个正规的数据线12。除此之外，每个 单独的冗余数据线11可以分配给每个任意的存储器段45。因此可 以使两条在图3中最上面示出的冗余数据线11受到控制，以便在 四个所示的存储器段45中任意一里替代一条或两条有故障的lt据 线12。
如果在图3中总体上减少冗余数据线的数量，例如只是还在每 个再下一个存储器段45和紧接着它的存储器段45之间设有一对冗 余数据线11的话，那么发明的真正优点就明显了 。此处只是还在 正规数据12的相邻的组17之间的一些中间空间里布置了冗余数据 线11。借助于数据分配线20，这些冗余数据线11则可以被分配给 每个任意的存储器段45,通过使选择单元15这样连接，即该选择 单元通过第一输入端口来接收由lt据分配线20传输的lt据，并将 之传输至输出放大器21。因此除了正规数据线12的每个组17之外 或者除了每个存储器段45之外再布置一个冗余数据线11是不必要 的。
数据线11的总数限制了每个存储器段45以统计上所设置的代 用地址的数量。然而由于一般在多个存储器段里只是一 小部分包括 有失效的分区，因此才艮据统计的方法也不必为每个存储器^殳45或 为每个其余的存储区都设有一个冗余数据线11或者一组冗余数据 线11。因此规定用于多个存储区的冗余导线的总数也可以选得小于 多个存储器段中的存储器^: 45的凄丈量。因此，虽然才艮据统计方法 每个存储器段45的冗余导线11少于一条，然而在极端情况下却可 以应用所有存在的冗余数据线11，以便替代同一个存储器段45的 有故障的或者与有故障的分区相连接的正-见的凄t据线，也就是iJt,
可选择地用于每个任意的存储器段45。在应用冗余数据线11和其 对存4诸区，例如对多个存4诸器4殳45的分配关系时的这种类型的多 样性用传统的方法是不可能实现的。
图4示出了才艮据本发明的半导体存储器的、用于说明其工作方 式的另一示意图。根据图4尤其可以理解用于使根据本发明的半导 体存储器运行的方法，尤其是用于写入数据或者用于读出数据的方 法。图4示出了根据本发明的半导体存储器1的一个局部片断，其 中示出了一条唯一的冗余凄t据线11,其通过一个开关元件13与凄丈 据分配线20连^t妾。开关元件13可选4奪导通或者闭塞，因此冗余凄t 据线11或者与数据分配线20短路连接(或者至少电连4妾于这些数 据分配线)，或者与其电隔离。图4还表示了半导体存储器1的两 个下部单元或者i兌存储区，例如分别具有一组17的非冗余凄t据线 12的两个存储器段45。 一组17的非冗余数据线12分别一起连接 于各自的选择解码器25上。如在图4中所示那样，在这下部组17 里非冗余数据线12中的一条数据线有缺陷。这条有缺陷的数据线 12c不再可以使用，无论是由于数据线本身损坏了 ，还是由于在其 内部所分配的、要由其访问的存储器结构有损坏，例如信号放大器、 存储单元、字线、位线或者其余的分结构。图中还示出了两个选择 单元15，该选4奪单元具有其各自的第一和第二输入端口 "a、 Hb 和其各自的输出端口 16，通过这端口该选择单元例如可以连4妄l叙出 放大器21。在图4中示意性示出了选择单元15的内部构造；每个 选择单元15包括一个开关，通过该开关，数据分配线20或者各自 的选择解码器25可以可选择地与各自的选择单元15的输出端口 16 连接。
在图4中，冗余数据线12邻4妄于正规^t据线12的第一个上部 组17布置。然而，冗余数据线11并不固定分配给通过这个组17 所代表的存储器段45，而是借助于数据分配线20自由分配给任意
一个存储器段45。相反，在附近并没有设置冗余数据线11邻接于 第二个、在图4中下面存储器段45的正规数据线12的下面组17。 然而更远布置的、首先不具有明确分配关系的冗余凄t据线11可以 通过凄W居分配线20且通过选择单元15分配^合下部存^f诸器革殳45，更 准确地/说其i丈障的翁j居线12c。为此目的这冲羊4妾通下部选择单元15， 即使数据分配线20代替有故障的数据线12c在选择单元15之内与 输出端口 16连接。下部选择单元15的内部开关的这种转接至少在 正好有故障的数据线分别被控制时，而并不是下部存储器段45的 其余的功能还正常的非冗余凄t据线12时才进行。以此方式，通过 选择单元15的接通和各自的数据D经过数据分配线20和冗余数据 线11的继续传输，利用冗余的数据线11来替代有故障的数据线 12c。因此尽管冗余数据线11布置在上部存储段45的旁边，但可以 分配给下部存储器段45或者任意一个其余的存储器段45。相反， 图4所示的上部选择单元15则这样来控制，使得该上部选4奪单元 总是将分配于其的选择解码器25与输出端口 16连接，从而使上部 存储器l殳45的所有正规的凄欠据线12进一步净皮访问。
根据图4所描述的方法，既可以用于从半导体存储器里读出数 据D，又可用于将数据D存储或者写入在半导体存储器里。冗余数 据线11通常连接于读出》文大器，在该》文大器上又连4妻有两个相互 互补的位线，这些位线通向多个存^f诸单元。在用于乂人存4诸单元里读 出数据的方法中，这些存储单元被分配有冗余数据线11，使数据D 通过冗余数据线11、导电接通的开关元件13、凄t据分配线20和各 自导电接通的选4奪单元15 (在图4中为下部选才奪单元15)在半导 体存储器l输出的方向上传输。在输出侧，该读出的数据D例如可 以被引向输出放大器21。在用于将数据写入或者存储在半导体存储 器里的方法中，这些数据D通过半导体存储器一皮接收。外部的4妄触 端口既可用于接收又可用于输出数据。因此，每个在该申请书中所
述的输出端口也可以同时用作为输入端口 ，也就是说是一种组合的 丰命入-/|俞出端口 。
在写入数据D时将这些数据D通过有关的选择单元15 (图4 中为下部选择单元15)和数据分配线20以及导电接通的开关元件 13传输至冗余数据线11，从这里起该lt据被写入一个或多个冗余 存《诸单元里。
如同也在其余图中那样，图4中表示为单条导线的冗余数据线 11、非冗余导线12以及凄t据分配线20，同样也还有其余导线可以 分别设计成各有两个相互互补单导线的导线对，以〗更将^L据D或其 余信号以电位差的形式传输。
本发明可以使设置于半导体存储器上的冗余数据线对于任意 的存储区实现一种特别多样和灵活的配置关系。
参考标识
I 半导体存储器
5
10 数据线
II 冗余数据线
lla、 llb、 12a、 12b单导线 12c有故障的^t据线 13 开关元4牛 14a第一车俞入端口 14b第二llr入端口
15 选择单元
16 东ir出端口
17 非冗余数据线组
19 串连后接的导线
20 数据分配线 20a、 20b单导线
21 输出方文大器 25 选4奪解码器
30 选择线
31 读出放大器
32 位线
33 字线
35 存储单元
36 读出》文大器组
37 字线纽_ 45 存储器段 D 数据
N 数量
权利要求
1.一种集成半导体存储器(1)，包括多条数据线(10)，通过所述数据线可以传输由存储单元(35)读出或要读出的数据，-其中所述数据线(10)包括冗余数据线(11)和非冗余数据线(12)，-其中所述半导体存储器(1)具有至少一条数据分配线(20)，和-其中多条所述冗余数据线(11)与至少一条所述数据分配线(20)以这种方式连接，即可以分别从多条所述冗余数据线中选出一条所述冗余数据线(11)或一组所述冗余数据线(11)并可以连接于至少一条所述数据分配线(20)。
2. 根据权利要求1所述的半导体存储器，其特征在于，所述冗余 数据线(U )通过开关元件(13 )与至少一条所述数据分配线(20)连接；其中借助于所述开关元件(13 )，在每条所述数 据分配线(20 )上分别连接有相对于其它的冗余数据线而纟皮选 择出的冗余数据线(11 )。
3. 根据权利要求1或2所述的半导体存储器，其特征在于，所述 半导体存储器(1)具有多个选择单元(15)，其中至少一条所 述数据分配线(20 )分别连4妄于所述选择单元(15 )的第一输 入端口 ( 14a)。
4. 根据权利要求3所述的半导体存储器，其特征在于，所述选择 单元(15 )还具有输出端口 (16)，所述输出端口将传输到所 述选择单元(15 )上的数据输出。
5. 根据权利要求3或4所述的半导体存储器，其特征在于，所述 选4奪单元(15 )还具有第二输入端口 ( 14b ),在所述输入端口 上连接有所述非冗余数据线(12 )或连接于所述非冗余数据线(12) 下游的导线(19)。
6. 根据权利要求5所述的半导体存储器，其特征在于，所述选择 单元(15 )任选地使通过所述第一输入端口 ( 14a) 4妾收的数 据或者通过所述第二输入端口 (14b)接收的数据输出。
7. 根据权利要求3至6中任一项所述的半导体存储器，其特征在 于，^f昔助于至少一个所述^t据分配线(20)和所述开关元件(13) ,任意一个所述冗余数据线(11)连接于多个所述选择 单元(15)中的任意一个上。
8. 根据权利要求4至7中任一项所述的半导体存储器，其特征在 于，所述选择单元(15 )的输出端口 (16)连接于输出放大器(21 )上，用于从所述半导体存储器(1 )里输出数据。
9. 根据权利要求1至8中任一项所述的半导体存4诸器，其特征在 于，所述半导体存储器(1)具有至少一个选择解码器(25)， 所述选择解码器连接于多条非冗余数据线(12 )上并这样进行 控制，从而所述半导体存储器将通过所述一条非冗余数据线(12)或一组非冗余数据线(12)传输的数据继续传送，并使 连接有所述选择解码器(25 )的其它非冗余数据线的数据停止 传输。
10. 根据权利要求9所述的半导体存储器，其特征在于，至少一个 所述选4奪解码器(25)刚好分配给所述输出放大器(21),所 述输出放大器布置在所述选择解码器(25)的下游。
11. 根据权利要求IO所述的半导体存储器，其特征在于，至少一 个所述选择解码器(25 )通过一条或多条连接在下游的所述导 线(19)以及多个所述选4奪单元(15 )中的一个选4奪单元与分 配于其的所述输出放大器(21)连接。
12. 根据权利要求11所述的半导体存储器，其特征在于，每个所 述选择单元(15 )这样进行控制，即所述选择单元可选择地将 由各个所述选择解码器(25 )接收的数据或通过所述数据分配 线(20)接收的数据传输至所述输出放大器(21)。
13. 根据权利要求1至12中任一项所述的半导体存储器，其特征 在于，每条所述冗余数据线(11 )和每条所述非冗余数据线(12 ) 连接到至少一个读出放大器(31)，在所述读出放大器上连接 两条位线(32)。
14. 根据权利要求13所述的半导体存储器，其特征在于，每条所 述冗余数据线(11 )和每条所述非冗余^t据线(12)连接于读 出放大器(31 )组(36)上。
15. 根据权利要求14所述的半导体存储器，其特征在于，每条所 述冗余数据线(11 )和每条所述非冗余数据线(12)与所述读 出放大器(31 )的各个所述组(36)的所有所述读出放大器(31 ) 持久导电连接。
16. 根据权利要求14或15所述的半导体存储器，其特征在于，所 述半导体存储器(l )具有至少一组选择线(30)，其中在每条 所述选择线(30)上分别连4妄有多个所述组(36)的读出i文大 器(31)中的一个读出放大器(31),而且其中所述读出放大 器(31 )的多个组(36)分别分配给不同的所述冗余数据线(11 ) 和/或所述非冗余数据线(12)。
17. 根据权利要求16所述的半导体存储器，其特征在于，借助于 所述选择线(30)选出在所述读出放大器(31 )的组(36)之12)，所述数据线连接于所述读出放大器(31 )的各自组(36) 上。
18. 根据权利要求16或17所述的半导体存储器，其特征在于，每 个所述读出放大器(31 )连接于各自两条位线(32)上，所述 位线用于从存储单元(35 )中读出，所述存储单元(35 )连接 于所述位线(32)和字线(33)的一个组(37)上。
19. 根据权利要求18所述的半导体存储器，其特征在于，至少所 述存储单元(35)连接于同一个字线(33)的组(37)上，所 述存储单元的数据通过与共同的所述选择解码器(25 )连接的 非冗余数据线(12)读出。
20. 根据权利要求1至19中任一项所述的半导体存储器，其特征 在于，所述半导体存储器(1 )具有多个选择解码器(25)，所 述选择解码器相互并排地布置并分别连4妄在所述非冗余数据 线(12)的一组(17)上，所述组具有各自相同凄t量(N)的 非冗余数据线(12)。
21. 根据权利要求20所述的半导体存储器，其特征在于，连接于 多个所述选4奪解码器(25)上的非冗余凄t据线(12)相互平行 地延伸，并且一条或多条所述冗余ft据线(11 )分别在相互邻 接的所述非冗余数据线(12)的组(17)之间延伸。
22. 根据权利要求20或21所述的半导体存储器，其特征在于，所 述冗余数据线(11 )分别在相邻的所述非冗余数据线(12 )的 组(17)之间穿过并且在所述开关元件上(13 )中止，所述冗余数据线通过所述开关元件(13 )连接到至少一条所述数据分 酉己纟戋(20)。
23. 根据权利要求20至22中任一项所述的半导体存储器，其特征 在于，连接有所述冗余数据线(11 )的读出放大器(31 )连接 在同 一些所述选4奪线(30 )上，如同以下的所述读出方文大器(31 ) 那样，在所述读出放大器(31 )上连接了相邻的所述非冗余数 据线(12)的组(17)的非冗余数据线(12)。
24. 根据权利要求20至23中任一项所述的半导体存储器，其特征 在于， 一条所述冗余凄t据线(11 )或一对冗余数据线(11 )分 别刚好在各自两个彼此相邻的、分别连接于各自所述选择解码 器(25)的非冗余数据线(12)的组(17)之间穿过。
25. 根据权利要求18至24中任一项所述的半导体存储器，其特征 在于，所述读出放大器(31 )分别交替地布置在所述字线(33 ) 的至少一组(37)的相对侧上。
26. 根据权利要求16至25中任一项所述的半导体存储器，其特征 在于，所述数据线(11、 12)与所述半导体存储器(1)的衬 底(5)以一定间距设置，该间距比所述读出放大器(31)与 衬底的间距更大，并越过所述选择线(30)。
27. 才艮据权利要求1至26中任一项所述的半导体存储器，其特征 在于，每条所述数据线(ll、 12)设计为成对的两条相互互补 的单导线(lla、 llb、 12a、 12b)，所述单导线一起分别传车lr 以所述两条单导线(lla; lib; 12a; 12b)的电位之间的电位 差形式的数据值。
28. 根据权利要求9至27中任一项所述的半导体存储器，其特征在于，每条所述数据分配线(20)借助于所述选择单元(15) 连接于多个所述输出放大器(21)中的任意一个输出放大器 (21)，其中选出的所述选择单元(15)分别阻止了凄t据从连 接到所述选4奪单元的上游的选择解码器(25 )继续传输，而其 余的所述选择单元(15 )将由其余选择解码器(25 )接收的数 据继续传输至其余的所述输出放大器(21)。
29. 根据权利要求9至28中任一项所述的半导体存储器，其特征 在于，每条所述冗余lt据线(11 )可以如此地驱动，即所述冗 余数据线可以替代任意所述非冗余数据线(12)的一个组(17) 中的一条非冗余数据线(12 )来被访问，所述非冗余数据线通 过所述选择解码器(25 )如同所涉及的冗余数据线(11 )那样 连接于同一个所述选择单元(15)上。
30. 根据权利要求1至29中任一项所述的半导体存储器，其特征 在于，所述开关元件(13)是晶体管。
31. 根据权利要求1至30中任一项所述的半导体存储器，其特征 在于，所述半导体存储器(1)是一种易失性读写存储器。
32. —种运行集成半导体存储器(1 )的方法，其中所述方法包括-提供一种集成半导体存储器(1 )，所述半导体存储器 具有至少一条数据分配线(20)和多条数据线(10)，其中， 所述数据线(10)包括冗余数据线(11 )和非冗余数据线(12), 而且其中多条所述冗余数据线(11 )与至少一条所述#:据分配 线(20)以这种方式连接，即分别选出多条所述冗余数据线的 一条冗余数据线(11 )或者一组冗余凄t据线(11 )，并连4妄到 至少一条所述数据分配线(20)，而且其中所述半导体存储器 (1 )如此"i殳计，即在所述半导体存4诸器(1 ) 4妾通之后，与至 少一条所述数据分配线(20)连接的冗余数据线(11 )与所述 凄t据分配线(20 )电隔离，并且4壬选地与所述凄t据分配线(20 ) 单独地连接，而且-使多条所述冗余数据线(11 )中的一条冗余凄t据线(11 ) 与所述数据分配线(20 )连接，并^f吏由至少一个存储单元(35 ) 读出的或者要读出的数据(D)通过与所述数据分配线(20) 连接的所述冗余数据线(11)传输至所述数据分配线(20)。
33. 根据权利要求32所述的方法，其特征在于，所述冗余数据线(11 )通过所述导电接通的开关元件(13 )与数据线(20)短 路连接，而且其它的所述开关元件(13 )则保持断开，而且多 条所述冗余数据线(11 )的其余冗余数据线(11 )与所述数据 分配线(20)电隔离。
34. 根据权利要求32或33所述的方法，其特征在于，通过所述冗 余数据线接收的数据(D)被所述数据分配线(20)传输给选 4奪单元(15)，所述选择单元将所述数据(D)输出，代替而 不是输出通过所述非冗余数据线(12)接收的数据。
35. 根据权利要求34所述的方法，其特征在于，所述选择单元(15 ) 将由所述数据分配线(20)继续传输的数据(D)输出至所述 半导体存储器(1 )的输出放大器(21 )。
36. 根据权利要求32至35中任一项所述的方法，其特征在于，提 供所述半导体存储器(1 )，所述半导体存储器具有多个所述非 冗余数据线(12)的组(17),其中所述冗余数据线(11)自 由选择地分配给所述非冗余数据线(12 )的任意的一个组(17 ), 并且当在所述非冗余数据线(12)的一个组(17)中必须替代 一条所述非冗余数据线(12)时，以替代方式激活一条所述冗 余数据线(11 )而不是激活这个组(17 )的所要替代的非冗余 数据线(12)。
37. 根据权利要求32至36中任一项所述的方法，其特征在于，提 供并运行一种根据权利要求2至31中任一项所述的半导体存 储器(1 )。
38. —种用于使集成的半导体存储器(1)运行的方法，其中方法 包4舌以下内容-提供一种集成的半导体存储器(1 )，所述半导体存储 器具有至少一条数据分配线(20)和多条数据线(10)，其中， 所述数据线(10)包括冗余数据线(11 )和非冗余数据线(12)， 而且其中多条所述冗余凄史据线(11 )与至少一条所述l史据分配 线(20)以这种方式连接，即分别选出多条所述冗余数据线的 一条冗余lt据线(11 )或者一组冗余数据线(11 ),并连4妻到 至少一条所述数据分配套导线(20),而且其中所述半导体存 储器(1 )如此设计，即在半导体存储器(1 )接通之后，这些 与至少一条数据分配线(20)连接的冗余lt据线(11 )与所述 数据分配线(20)电隔离，并任选地与所述数据分配线(20) 单独地连4妄，而且-使多条所述冗余数据线(11 )中的一条冗余数据线(11 ) 与数据分配线(20)连接，并使要写入到至少一个所述存储单 元(35)里的数据(D)通过所述数据分配线(20)传输至与 所述lt据分配线连4妄的所述冗余凄t据线(11 )。
39. 根据权利要求38所述的方法，其特征在于，所述冗余数据线(11 )通过导电接通的开关元件(13 )与所述lt据分配线(20) 短路连接，而其它的所述开关元件(13)仍保持断开，而多条 所述冗余数据线(11 )的其余冗余数据线(11 )则与所述数据 分配线(20)电隔离。
40. 才艮据权利要求38或39所述的方法，其特征在于，要写入到至 少一个存储单元(35 )里的数据(D )通过所述选择单元(15 ) 传输至所述数据分配线(20)，而不是传输至所述非冗余凄t据 线(12 )的组(17 )，所述选择单元(15 )任选地与所述数据 分配线(20)或与一组(17)非冗余凄t据线(12)连4妄。
41. 根据权利要求38至40中任一项所述的方法，其特征在于，提 供所述半导体存储器(1 )，所述半导体存储器具有多个所述非 冗余数据线(12)的组(17)，在所述半导体存储器中，所述 冗余数据线(11 )自由选择地分配给所述任意一组(17)非冗 余数据线(12),而且当在一组(17)非冗余数据线(12)中 必须替代一条所述非冗余导线(12)时，可作为替代，激活一 条所述冗余数据线(11 )而不是激活这个组(17 )里的所要替 代的非冗余凄t据线(12)。
42. 根据权利要求38至41中任一项所述的方法，其特征在于，提 供并运行一种根据权利要求2至31中任一项所述的半导体存 储器(1 )。
全文摘要
本发明涉及一种集成的半导体存储器(1)，该半导体存储器具有多条数据线(10)，通过这些数据线可以传输由存储单元里读取的或者要读取的数据，其中数据线(10)包括有冗余的数据线(11)和非冗余的数据线(12)，其中半导体存储器(1)具有至少一个数据分配线(20)，而且其中多条冗余的数据线(11)与至少一个数据分配线(20)这样连接，即可以各自选出多条冗余的数据线中的一个冗余的数据线(11)或一组冗余的数据线(11)并可以连接在至少一个数据分配线(20)上。
文档编号G11C29/24GK101114529SQ20071013586
公开日2008年1月30日 申请日期2007年7月30日 优先权日2006年7月28日
发明者彼得·比尔 申请人:奇梦达股份公司