专利名称：用于FinFET SRAM阵列集成电路的方法和装置的制作方法
技术领域：
本发明涉及半导体领域，更具体地，涉及用于FinFET SRAM阵列集成电路的方法和装置。
背景技术：
静态随机存取存储器(“SRAM”)阵列通常用于集成电路器件上的存储。FinFET的晶体管技术的最近开发的使用FinFET晶体管的先进SRAM单元变得可能。与先前的平面MOS晶体管(具有形成在半导体衬底表面处的沟道)相比，FinFET具有三维沟道区域。在FinFET中，用于晶体管的沟道形成在半导体材料的“鳍”的侧面上，并且有时还形成在顶部。通常为多晶硅或金属栅极的栅极在鳍的上方延伸，并且栅极电介质设置在栅极和鳍之间。FinFET沟道区域的三维形状允许增加栅极宽度而不增加硅面积，即使器件的总规模随着半导体工艺的缩放以及与减小的栅极长度而减小；以低硅面积成本提供合理的沟道宽度特性。然而，当使用用于上拉的单鳍FinFET晶体管或“PU”晶体管以及传输门“PG”晶体管形成SRAM单元时，对用于PU和PG晶体管的导通电流(“1n”)的“阿尔法比”(即比率PU_1n/PG_1n)产生负面影响。因此，由这些晶体管形成的SRAM单元可以显示出较差的写裕度度量，并且可以降低单元正电源电压Vcc ( “Vccjnin”)同时保持适当的操作的量将降低。减小的Vccjiiin度量对使用SRAM单元的集成电路的功耗产生负面影响。在已知方法中，诸如特定FinFET器件的阈值电压(“Vt”)调整和栅极长度变形调节的解决方法用于增加SRAM单元的性能。然而，这些方法遭受附加光刻或增加的离子注入，增加了制造工艺的成本，并且会产生临界尺寸或单元大小问题。在一些应用中，集成电路使用的SRAM阵列的主要目标是每存储位使用的硅面积，其需要尽可能多的减小。然而，在SRAM存储用于高速数据存储的情况下，如用于微处理器的高速缓存存储(诸如一级“LI”或二级“L2”板上缓存)，存取速度也非常重要。对于这些GHz速度高速缓存SRAM，单元可以由更大宽度的晶体管器件形成以增加晶体管驱动电流和操作速度。现在被用于提供具有更大驱动电流的这些器件的Vt或其他工艺调整的使用产生附加处理成本和制造问题。
发明内容
为解决上述问题，本发明提供了一种集成电路，包括:多个第一位单元的第一单端口 SRAM阵列，在行和列中进行配置，每个位单元都具有距离Yl的y间距和距离Xl的X间距，Xl与Yl的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，并且第一位单元中的每一个都接收来自第一电压控制电路的单元正电压源CVdd ;以及多个第二位单元的第二单端口 SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的X间距，X2与Y2的比率大于或等于3，多个第二位单元的每一个都进一步包括6T SRAM单元，6T SRAM单元包括多鳍FinFET晶体管，并且第二位单元中的每一个都接收来自第二电压控制电路的第二单元正电压源CVdd ;其中，X2与Xl的比率大于约1.1。其中，第一位单元的每一个进一步包括:两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在单元正电压源CVdd和存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条以及存储节点和互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管；其中，单元正电源CVdd连接至第一电压控制电路；以及其中，第二位单元的每一个进一步包括:两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在第二单元正电压源CVdd和存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条与存储节点和互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。其中，第一电压控制电路为写入辅助电路，其包括连接至外围Vdd电源线的输入、连接至单元正电压源CVdd的输出、以及使能输入，使能输入具有指示读取循环的读取状态和指不与入循环的与入状态。其中，在写入循环期间，第一电压控制电路输出低于外围Vdd电源线的CVdd电压。其中，在读取循环期间，第一电压控制电路输出等于或大于外围Vdd电源线的CVdd电压。其中，第一电压控制电路进一步包括等待模式电路，并且响应于等待模式输入而输出低于外围Vdd电源线的CVdd电压。其中，在写入循环期间，到单元的字线电压等于外围Vdd电压，并且第一电压控制电路输出低于字线电压至少50毫伏的CVdd电压。其中，第一单端口 SRAM阵列具有用于第一位单兀的每一列的电压控制电路。其中，对于第一位单元的每一个，上拉晶体管为η阱中的P型晶体管，以及第一位单元的每一个都进一步包括η讲连接件，η讲连接件与单元正电压源CVdd电隔离。此外，还提供了一种集成电路，包括:多个第一位单元的第一单端口 SRAM阵列，在行和列中进行配置，每个位单元都具有距离Yi的I间距和距离Xl的X间距，Xl与Yl的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6Τ SRAM单元，第一位单元的每一个都接收来自第一电压控制电路的单元正电压源CVdd ；以及多个第二位单元的第二单端口 SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Υ2的J间距和距离Χ2的X间距，Χ2与Υ2的比率大于或等于3，多个第二位单元的每一个都进一步包括6ΤSRAM单元,6Τ SRAM单元包括多鳍FinFET晶体管,并且第二位单元的每一个都接收来自预定Vdd电压源的第二单元正电压源CVdd ;其中，X2与Xl的比率大于约1.1。其中，第一位单元的每一个进一步包括:两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在单元正电压源CVdd和存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条以及存储节点和互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管；其中，第二位单元的每一个进一步包括:两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在第二单元正电压源CVdd和存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条与存储节点和互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。其中，第一电压控制电路进一步包括连接至Vdd电源输入的电压输入节点、连接至单元正电压源CVdd的输出、以及使能输入，使能输入具有指示读取循环的读取状态、指不与入循环的与入状态、以及指不等待|旲式的等待状态。其中，在写入循环期间，第一电压控制电路输出低于Vdd电源输入的CVdd电压。其中，在读取循环期间，第一电压控制电路输出大于Vdd电源输入的CVdd电压。其中，在写入循环期间，字线处于基本上等于Vdd电源输入的电压，并且第一电压控制电路输出低于字线电压50毫伏至400毫伏的电压。该集成电路进一步包括:第三SRAM阵列，第三SRAM阵列包括多个第三尺寸位单元，第三尺寸位单元中的每一个包括:两个交叉连接反相器，用于在存储节点和互补存储节点处存储数据，交叉连接反相器中的每一个都包括连接在单元正电源电压CVdd与存储节点和互补存储节点中相应的一个之间的P型单鳍FinFET上拉晶体管、连接在存储节点和互补存储节点中相应的一个与第一单元负电源电压Cvss之间的η型单鳍FinFET下拉晶体管；以及两个写入传输门，每一个都包括具有连接至字线的栅极的单鳍FinFET晶体管，并且将写入位线和互补写入位线中相应的一个连接至对应的存储节点和互补存储节点；以及读取端口，包括串联连接在读取位线和第二单元负电源电压CVss之间的读取传输门和读取下拉晶体管，读取传输门和读取下拉晶体管中的每一个都包括多鳍FinFET器件。此外，还提供了一种方法，包括:在集成电路上设置第一单端口 SRAM阵列，单端口SRAM阵列进一步包括:多个第一尺寸位单元，多个第一尺寸位单元中的每一个都包括用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，反相器对中的每一个都包括单鳍FinFET上拉器件和单鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及存储节点和互补存储节点中相应的一个之间，传输门中的每一个都包括具有连接至字线的栅极的单鳍FinFET器件，并且第一电压控制电路向第一尺寸位单元输出第一单元正电压源CVdd ;在集成电路上设置第二单端口 SRAM阵列，第二单端口 SRAM阵列包括多个第二尺寸位单元，每一个都包括:用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，每个反相器都包括单鳍FinFET上拉器件和多鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及存储节点和互补存储节点中相应的一个之间，传输门中的每一个都包括具有连接至字线的栅极的多鳍FinFET器件，并且第二电压控制电路向第二尺寸位单元输出第二单元正电压源CVdd ;将第一电压控制电路和第二电压控制电路连接至外围电压Vdd;以及操作第一电压控制电路，以在所选操作期间改变第一单元正电压源CVdd。该方法进一步包括:在写入操作期间，操作第一电压控制电路，以将第一单元正电压源CVdd减小为低于外围电压Vdd的电压。该方法进一步包括:在读取操作期间，操作第一电压控制电路，以输出等于或大于外围电压Vdd的第一单元正电压源CVdd。该方法进一步包括:在等待操作期间，操作第一电压供给电路和第二电压供给电路，以减小第一单元正电压源CVdd和第二单元正电压源CVdd。
为了更加完整地理解本发明及其优点，现在结合附图进行以下描述，其中:图1以简化电路示意示出了实施例使用的SRAM单元；图2以另一简化电路示意示出了实施例使用的可选SRAM单元；图3以截面图示出了实施例使用的块状多鳍FinFET器件；图4以截面图示出了实施例使用的绝缘体上硅多鳍FinFET器件；图5以平面图示出了实施例SRAM单元的布局；图6以平面图示出了可选实施例SRAM单元的布局；图7以平面图示出了另一可选实施例SRAM单元的布局；图8以顶视图示出了 SRAM阵列实施例中使用的金属图样；图9以顶视图示出了 SRAM阵列实施例中使用的可选金属图样；图10以框图示出了实施例使用的电压控制电路；图11以框图示出了可选实施例电压控制电路；图12以框图示出了 SRAM阵列实施例；图13以平面图示出了 SRAM阵列实施例的单元布局；图14以平面图示出了图13的讲带(well strap)单元的布局；图15以框图示出了集成电路实施例；以及图16以流程图示出了方法实施例。附图、示意图是示意性的而不用于限制，但是为了说明目的而简化了本发明实施例的实例，并且附图没有按比例绘制。
具体实施例方式以下详细讨论各个实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种特定环境下具体化的可应用发明概念。所讨论的特定实施例仅仅是制造和使用的具体方式，并不用于限制本公开的范围以及不限制所附权利要求的范围。现在详细描述其实例的本申请的实施例提供了新颖的用于制造集成电路的方法和装置，其中，集成电路包括将在单个集成电路中制造的高密度、单鳍FinFET SRAM单元阵列以及高速、多鳍FinFET SRAM单元阵列。执行器件的制造而不增加工艺步骤并且不增加光刻复杂度，并且两种类型的SRAM单元阵列在公共工艺中由FinFET器件形成而不需要Vt调整、专用沟道或栅极长度器件或者注入调整。在一个实施例中，使用用于单元内所有晶体管的单鳍FinFET晶体管提供第一种类型的SRAM单元阵列。公开了作为可选实施例的具有6个晶体管(“6T”)的单端口 SRAM单元以及具有8个晶体管(“8T”)的双端口 SRAM单元。还提供了用于更高速SRAM阵列的第二种类型的SRAM单元。在实施例中，第二种类型的SRAM单元通过使用多鳍FinFET晶体管为特定晶体管提供了更大的驱动电流。多鳍FinFET晶体管为SRAM单元中的传输门和下拉器件提供更大的驱动电流。在实施例中，多鳍FinFET具有两个、三个或更多鳍以提供并联的FinFET晶体管。在一些实施例中，上拉晶体管保持单鳍FinFET器件。实施例通过增加PG_1n电流提供改进的阿尔法比率，由此提高了单元的写裕度。通过在单个集成电路中使用第一和第二种类型的SRAM单元阵列，可以使用公共工艺和简单的制造步骤在相同器件上满足高速SRAM阵列和高密度SRAM所要求的性能，而不增加用于额外光刻步骤(诸如注入调整)的制造成本。图1示出了实施例使用的6T SRAM单元10的简单电路图。在图1中，单元10在标为“SN”和“SNB”的存储节点上以真实和互补形式存储数据。位线(有时称为“数字”线)在标为“BL”的位线和标为“BLB”的位线条上以真实和互补形式从SRAM单元发送和接收数据。在使用6T单元10的SRAM阵列中，以行和列来配置单元，并且通常通过位线对形成列，在各个位线对之间设置单元。传输门晶体管PG-1和PG-2在读取和写入操作期间提供对SRAM单元的存储节点的访问，并且响应于字线“WL”上的电压将存储节点连接至位线。SRAM电路的存储部分由组成CMOS反相器的交叉连接对的四个晶体管形成。上拉晶体管PU-1和下拉晶体管ro-1形成在存储节点SN处具有输出的一个反相器。上拉晶体管PU-2和下拉晶体管ro-2形成在存储节点SNB处具有输出的另一个反相器。第一反相器的输入为节点SNB，连接至晶体管PU-1和ro-1的栅极，以及第二反相器的输入为节点SN，连接至晶体管PU-2和ro-2的栅极。如图所示，上拉晶体管I3U-1和PU-2可以为P型晶体管；当这些P型晶体管的栅极端在阈值电压之下时，这些晶体管将导通并且将标为“CVdd”的单元正电压供给连接至对应的存储节点，从而在输出的节点上“上拉”。下拉晶体管通常为η型晶体管，当栅极电压超过预定阈值电压时，下拉晶体管导通并将对应的存储节点连接至标为“CVss”的用于“单元Vss”的地或Vss供给。电压供给将连接至用于CVdd的标为CVddNU CVddN2以及用于CVss的CVssNl、CVssN2的节点处的单元。在操作中，如果传输门PGl和PG2无效，则SRAM单元10将不确定地维持节点SN和SNB处的互补值。这是因为交叉连接反相器对中的每个反相器都驱动另一个的输入，从而维持存储节点处的电压。这种情况将保持稳定，直到从SRAM中去除电能或者执行改变存储数据的写入循环。在写入循环期间，字线WL将变得有效(通常为逻辑I或“高”电压)并导通传输门PGl和PG2，将存储节点SN、SNB连接至对应的位线。如果存储节点SN为“逻辑I”或高电压且位线电压BL为“O”或低电压，则传输门晶体管PG-1和位线BL将释放存储节点SN，与上拉晶体管PU-1的动作相反。同时，位线BLB上的互补数据将为“I”或高电压，其将连接至节点SNB处存储的“低”电压或“O”。因此，下拉晶体管Η)-2将试图在位线BLB上下拉。随着存储节点SNB上升，上拉晶体管I3U-1将截止，随着存储节点SN值下降(由于通过传输门PG-1的释放)，下拉晶体管ro-2将截止，类似地，上拉晶体管TO-1将导通并且存储节点SN将上升至“I”或高电压。因此，在写入循环期间，当存储数据切换时，上拉晶体管TO-1和ro-2可以连接以与传输门(pass gate)PG-1和PG-2相反，这是为什么“阿尔法”比对于写入访问时间比较重要的原因。如果在真实和互补位线对上呈现的写入数据不同于已经存储在SRAM单元中的数据，则传输门PG-l、PG-2必须能够在写入期间克服晶体管I3U-1和PU-2的“上拉”。在读取循环期间，可以在“预充电”操作中以中间电压或高电压放置位线和位线条BL、BLB。然而，在读取循环期间，位线初始没有被有效驱动。然后，字线WL变得有效并且将对应的位线连接至存储节点SN和SNB。两个存储节点中的一个将为逻辑“O”或低电压，这意味着下拉晶体管I3D-1或Η)-2中的一个将通过传输门PG-1或PG-2连接至位线，并且下拉晶体管将需要对位线进行放电以将其下拉。所以下拉晶体管的驱动强度影响读取访问时间。相反，如果位线为逻辑“I”的预充电电压并且对应的存储值为逻辑“1”，则连接至该位线的上拉晶体管PU-1或PU-2只需要保持位线上的电压；所以可以看到上拉晶体管的驱动强度对于读取访问时间来说不是很严格。在可选SRAM单元电路配置中，实施例可使用双端口 SRAM单元。图2以简化电路图示出了双端口 SRAM单元12。以与图1相同的方式再次提供图1的6T SRAM单元，但是现在上述位线仅用于写入操作并标为W_BL和W_BLB。提供专用写入字线W_WL以将写入位线W_BL和W_BLB连接至SRAM单元的存储节点SN和SNB。标为W-PGl的晶体管用于写入传输门1，W-PG2用于写入传输门2，W-PDl用于写入下拉晶体管1，W-PD2用于写入下拉晶体管
2。写入字线被标SW_WL。对于存储和写入，SRAM单元12如上面图1中的6T单元10所描述的进行操作。在写入操作期间，字线W_WL将写入位线对W_BL和W_BLB连接至SRAM单元12中的对应存储节点SN和SNB。只要经由节点CVddNl、CVddN2、CVssNl和CVssN2处的单元正电源CVdd和地或者Vss电源CVss将电能提供给单元，就将保持所存储的数据。读取操作在该实施例中是不同的，其具有专用读取位线，标为R_BL。专用读取位线的使用使得小信号读出放大器被用于将R_BL上的小读取输出信号在SRAM阵列的输出位线的输出处放大至全逻辑电平。SRAM单元在读取期间不再直接连接至输出位线，允许上拉晶体管上的更小负载，由此能够使用更低的Vcc_min。在该实施例中,存储节点SN连接至晶体管R-PD的栅极，该晶体管为下拉晶体管，通常为η型器件。节点CVssN连接至地或Vss电压。在读取操作期间，读取字线R_WL变得有效，能够使传输门R-PG将读取位线R_BL连接至下拉器件R_PD。存储节点SN连接至R_PD晶体管栅极而不连接至位线，能够实现SRAM单元中更快的操作和更低的电压电平。添加的读取端口要求两个附加晶体管，并且专用读取位线通过单元的列。然而，专用读取端口还增加了带宽以及对于SRAM单元提供更低的操作电压(更低的Vcc_min)。图3以截面图示出了实施例可使用的多鳍FinFET器件30。在图3中，示出了半导体衬底31。在该“多鳍”配置中，鳍33由半导体材料形成。例如，鳍33可以通过光刻图样和蚀刻工艺形成以从衬底31去除半导体材料。示出场氧化物或其他电介质35沉积在衬底表面上并部分地延伸到鳍33的侧面上方。示出栅极电介质37形成在鳍33的垂直侧面和顶部上。示出栅极39沉积在鳍37和电介质37的上方。有源区域形成在每个鳍33的顶面上，并且沿着每个鳍33的垂直侧面形成。公共栅极39在三个鳍的上方延伸。如果三个鳍进一步并行连接在一起，则可以形成单个FinFET晶体管；可选地，将使用图3所示结构形成具有公共栅极连接的三个单鳍FinFET晶体管。示出层间电介质材料41沉积在栅极材料的上方。例如，栅极39可以为掺杂多晶体管。硅化物可以形成在栅极39的上方以减小阻抗。金属栅极材料可用于栅极39来代替多晶硅或者与多晶硅进行组合。栅极电介质37可以为用于栅极电介质的氧化物、氮化物、高k或低k材料。如已知的，多层电介质材料可用于栅极电介质、场氧化物、或层间电介质。鳍33可进行掺杂以形成被栅极39覆盖的沟道区域外侧的源极和漏极区域，从而形成FET晶体管。可选地，鳍可以形成具有均匀掺杂鳍的耗尽模式晶体管。在可选实施例中，图4以截面图示出了绝缘体上娃或“SOI”实施例FinFET晶体管40。在图4中，多个元件与 图3中的相同，并且共同的参考标号用于那些元件。可以为半导体衬底或其他衬底的衬底31作为非限制性实例包括硅、锗等，示出场氧化物或其他电介质35沉积在其上方。示出外延生长鳍43形成在绝缘体35的表面上。栅极电介质37、栅极
39、和层间电介质41如图3所示进行设置。SOI鳍的使用使得通过不同的处理来形成鳍，然而，可以以与图3实施例相同的方式形成剩余元件；下面描述的SRAM阵列单元可以使用多鳍或SOI鳍方式。图5以平面图示出了单鳍型的第一实施例SRAM单元50的布局。在图5中，局部互连、鳍、和阱被示出用于使用单鳍FinFET器件的6T SRAM单元。如上述图1对晶体管进行标注，例如PG-l、PU-2等。鳍被标为Finl、Fin2、Fin3、和Fin4，并且分别为半导体鳍。Finl和Fin4形成在P_well-1和P_well_2的上方。Fin2和3形成在N阱区域的上方以提供用于P型晶体管PU-l、PU-2的半导体区域。N阱区域还提供了用于P型晶体管的体或块端子(bulk terminal)的接触，并且在SRAM单元的实施例中，其可以连接至不同的正电压以进一步增强性能。该鳍提供了用于η型器件的沟道、源极和漏极区域，诸如用于Finl的Η)-1和PG-1以及用于Fin4的Η)-2和PG-2。针对每个晶体管示出栅极材料，并且栅极覆盖鳍，形成晶体管。因此，在用于示出且任意选择的该定向中，PD-1形成在Finl的下部的上方，并且PG-2形成在Fin4的下部的上方。鳍还为用于上级金属图样化(图5未示出)的连接点，以将SRAM单元连接至位线、字线，并且单元电能提供CVdd和CVss。例如，字线接触图中所标的WLCl和WLC2。示为具有X图样的矩形材料的接触将垂直延伸作为形成在电介质层中的开口中的金属或其他导电材料，并且将为覆盖金属导体提供垂直连接。接触还在元件之间提供局部互连，例如，Fin3的下部连接至Fin4的下部。当需要时，还示出了通孔，其被示为在中心具有X的圆形形状，并且通孔垂直地在不同的金属层之间(诸如在金属metal- 和metal-2之间)提供连接。所以字线接触WLCl被示为具有覆盖通孔。接触还提供局部互连，诸如存储节点SN处的接触，其将PU-2、PD-2的栅极以及晶体管I3U-1 (Fin2)和H)_l (Finl)等的对应源极/漏极端子连接在一起。Finl将位线节点BLND连接至传输门晶体管PG-1的一个源极/漏极，存储节点SN连接至在另一源极/漏极端子，所以WLCl的字线上的电压可以通过导通传输门晶体管PG-1将这些节点连接在一起。类似地，Fin4在传输门晶体管PG-2的一个源极/漏极端子处提供位线条节点BLBND，并且字线接触WLC2及其通孔提供针对字线的连接，使得字线电压可以导通PG-2以将BLBND连接至存储节点SNB。SRAM单元50具有中心N阱部分，其上形成鳍Fin2和Fin3。Fin2提供如图1中的节点CVddNl,通过接触和通孔连接至上拉晶体管PU-1的一个端子。Fin2还提供连接至PU-1的另一端子的存储节点SN。Fin3提供连接至诸如图1所示的上拉晶体管TO-2的一个端子，并且如图1所示另一源极/漏极端子连接至SNB。如图1所示，PU-1和PU-2通常为P型晶体管。N阱可以连接至电压端子以针对形成在Fin2和Fin3上的晶体管提供块或体连接。例如，N阱可以连接至外围Vdd电源线，重要的是该电压与单元正电源电压CVdd电隔离。在其他实施例中，N阱可以连接至单元电源电压CVdd。单元50在垂直或Y方向上具有间距Yl以及在水平或X方向上具有间距XI。这些间距的实际尺寸通过正在使用的半导体工艺的设计规则和规模来确定。在特定实施例中，Xl与Yl的比率可以大于或等于2。如下面描述的，与图5的单鳍实施例组合使用的第二类型的单元具有较大的X间距，即，X方向间距比Xl大至少约1.1。图6以平面图示出了第二种类型的SRAM单元60的示例性实施例，用于6T单元的多鳍FinFET SRAM单元。在图6中，电路功能与图1中的电路相同。传输门晶体管PG-1和PG-2再次将位线节点BLND和BLBND分别连接至存储节点SN和SNB。在N阱中形成上拉晶体管PU-1和PU-2，并将节点CVddNl和CVddN2处的单元正电源CVdd连接至节点SN和SNB。如图5所示，晶体管PU-1形成在Fin2上，以及PU-2形成在Fin3上。在该实施例中，用于下拉晶体管ro-1和传输门晶体管PG-1的鳍使用并联连接的鳍FinlA和FinlB而加倍。即，用于PG-1的栅极在鳍FinlA和FinlB的上方延伸。节点BLND处的接触在晶体管PG-1的一个源极/漏极端子处将鳍连接在一起。类似地，存储节点SN处的接触将晶体管PG-1的剩余源极/漏极端子连接在一起，使得两个鳍FinlA和FinlB形成用于传输门PG-1的单个较大驱动晶体管。类似地，用于晶体管ro-1的源极和漏极端子形成在鳍FinlA和FinlB上，并且栅极在鳍FinlA和FinlB的上方延伸。在该实施例中，两个鳍用于N型晶体管PG-UPD-1的每一个，并且还用于PG-2和H)-2。PG-2和Η)_2形成在鳍Fin4A和Fin4B的上方，它们都在P_well_2中。字线(未示出)将在字线接触WLCl处接触PG-1的栅极，并且该传输门响应于字线上的电压将位线节点BLND连接至存储节点SN。类似地，字线接触WLC2提供针对传输门PG-2的栅极的连接，其将位线条节点BLBND连接至存储节点SNB。注意，用于存储节点SN的水平接触现在更宽以覆盖鳍FinlA和FinlB，类似地，用于SNB的水平接触在鳍Fin4A和Fin4B的上方延伸。在操作中，两个实施例(图5的单个FinFET单元以及图6的多个FinFET单元)分别以相同方式进行操作。然而，由于图6多鳍FinFET实施例的η型晶体管具有添加的驱动强度，所以那些单元的电连接可以被简化，这将在下面进一步进行描述。如图6所示，图6的多鳍实施例具有不同的间距距离Υ2和Χ2。Χ2与Υ2的比可以是例如大于或等于3。使用图6中的多鳍在图5的单鳍配置的上方增加X间距。例如，Χ2可以大于XI，并且对于半导体工艺的给定集合的设计规则至少为Xl的1.1倍。然而，Y间距不增加，并且Yl可以基本上等于Υ2 ;尽管在可选实施例中，间距可以不同。如果要求进一步的驱动强度，用于Finl和Fin4的鳍的数量可以扩展到三个、四个或更多个鳍。在这些可选实施例中，X间距X2可以进一步增加。在这些实施例中，接触将进一步延伸以对应于鳍之间的增加间距，并将源极和漏极部分连接在一起以形成多鳍FinFET晶体管。图7以平面图示出了实施图2的两端口 SRAM电路的实施例SRAM单元70的布局。在图7中，单鳍晶体管用于形成6T SRAM单元的晶体管，包括写入传输门W_PG-l、W_PG-2以及上拉和下拉晶体管ro-l、PD-l、PU-2、PD-2。在接触W_WLC1和W_WLC2以及相关联的通孔处设置写入字线连接。鳍Finl、Fin2、Fin3和Fin4分别提供用于具有上覆鳍的所标晶体管栅极的FinFET晶体管的源极、漏极和沟道区域。在写入操作期间，写入字线将连接至晶体管W-PG-1和W-PG-2的栅极，并且字线上的高电压将使得晶体管将位线节点W_BLND和W_BLBND处位线上的电压分别连接至单元存储节点SN和SNB。如图2的电路示意图，SRAM单元70具有专用读取位线和以串联级联方式连接的读取晶体管对。传输门R-PG具有连接至读取字线接触RWLC的栅极。在读取操作时，当读取字线有效时，传输门R-PG将节点RBLND处的读取位线连接至下拉晶体管R-PD。注意，单元存储节点SN通过读取端口晶体管与读取位线R_BLND隔离，使得单元下拉晶体管TO- 、Η)-2不是必须释放节点RBLND处的位线的电容负载，由此双端口 SRAM单元可以以减小的电压CVdd进行操作，并且不使用在图6实施例中使用的增加驱动强度晶体管。用于该位线单元隔离的成本为被专用读取位线以及增加的晶体管R_PG和RJ3D使用的面积。当节点SN处的存储位为“ I ”或高电压时，下拉晶体管R_PD将读取位线节点R_BLND连接至地或CVssN2处的Vss供给。由于读取端口晶体管将释放读取位线，所以在使用形成在标为Fin5A和Fin5B的双鳍上的多鳍FinFET的该示例性实施例中实施这些晶体管。多鳍的使用增加了读取端口晶体管的沟道宽度和驱动强度。附加鳍可用于增加进一步的驱动强度，并且这些修改配置提供了附加可选实施例。在图5、图6、图7的实施例中，鳍被示为具有公共宽度。然而，一些鳍可具有与其他鳍不同的宽度，例如，N阱区域中的鳍可以宽于P阱区域中的鳍。这些修改为上述每个单元提供附加可选实施例。为了表不清楚,不出各个实施例的图5、图6和图7的布局图不出了布局互连、接触、通孔和栅极连接，但是省略了金属层。图8以简化平面图示出了用于SRAM单元的覆盖金属图样的一个实施例。在图8中，字线导`体(其可以为metal- 或metal-2导体)被示为在X方向上横跨单元的中间延伸。查看用于图5、图6和图7的字线接触的通孔，可以观察到，字线连接通常从左到右沿着单元的中心部分进行配置。位线和位线条连接在N阱的相对侧上平行配置并且在Y方向上延伸。在N阱上方中心延伸的Y方向上配置单元正电源CVdd。再次检查图5和图6的布局图，例如，可以观察到，节点CVddNl和CVddN2以及相关联的通孔针对垂直连接呈直线配置。在图8的实施例中，第一和第二 Vss线还被示为在N阱的外侧和相对侧以及位线对的外侧垂直配置。例如，图5和图6中的节点CVssNl和CVssN2示出了用于这些连接的接触和通孔被形成在每个单元布局的哪个地方。在图8的实施例中，在列中配置位线、CVdcU以及第一和第二 CVss线。这些导体可以形成在金属1、金属2或其他金属层中，只要它们彼此隔离以及与字线导体隔离即可。注意，对于双端口实施例SRAM单元(诸如图7所示布局)，将添加附加读取字线导体和附加读取位线导体。可以与图8所示字线导体平行地形成附加读取字线导体；类似地，可以与图8的位线条导体平行或与其临近地形成增加的读取位线导体；如图7所示的接触所表示。图9以平面图示出了可用于将图5、图6和图7的SRAM单元连接至对应的金属层导体的可选金属图样。在图9中，沿着X方向或者在行中形成字线导体以及第一和第二 Vss导体；而Vdd导体CVdd和位线对在Y方向且平行或在列中延伸。再次检查图5和图6所示的接触和通孔，可以容易地观察到单元节点与导体的对准。单鳍FinFET SRAM单元和多鳍FinFET SRAM单元实施例的操作有些不同，并且在使用单元的阵列中，电压控制或“辅助”电路可用于针对不同操作提供单元正电源CVdd的不同电压。对于单鳍FinFET SRAM单元，在写入循环中使用降低的CVdd电压，而在读取循环中使用等于或大于字线上的电压的电压。对于多鳍SRAM单元，读取和写入操作不要求任何不同的CVdd电压，尽管在一些实施例中，电压控制电路可用于在所有类型的单元中针对等待模式提供降低的CVdd。对于每个实施例SRAM单元，表I示出了与其他类型的单元相比表现出的多个特性。表权利要求
1.一种集成电路，包括: 多个第一位单元的第一单端口 SRAM阵列，在行和列中进行配置，每个位单元都具有距离Yl的y间距和距离Xl的X间距，Xl与Yl的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，并且所述第一位单元中的每一个都接收来自第一电压控制电路的单元正电压源CVdd ;以及 多个第二位单元的第二单端口 SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的X间距，X2与Y2的比率大于或等于3，所述多个第二位单元的每一个都进一步包括6T SRAM单元,所述6T SRAM单元包括多鳍FinFET晶体管,并且所述第二位单元中的每一个都接收来自第二电压控制电路的第二单元正电压源CVdd ； 其中，X2与Xl的比率大于约1.1。
2.根据权利要求1所述的集成电路，其中，所述第一位单元的每一个进一步包括: 两个反相器，交叉连接在存储节点和互补存储节点之间，所述两个反相器的每一个都包括连接在所述单元正电压源CVdd和所述存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在所述存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及 一对传输门，连接在位线和互补位线中相应的一条以及所述存储节点和所述互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管； 其中，所述单元正电源CVdd连接至所述第一电压控制电路；以及 其中，所述第二位单元的每一个进一步包括: 两个反相器，交叉连接在存储节点和互补存储节点之间，所述两个反相器的每一个都包括连接在所述第二单元正电压源CVdd和所述存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在所述存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及 一对传输门，连接在位线和互补位线中相应的一条与所述存储节点和所述互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。
3.根据权利要求2所述的集成电路，其中，所述第一电压控制电路为写入辅助电路，其包括连接至外围Vdd电源线的输入、连接至所述单元正电压源CVdd的输出、以及使能输入，所述使能输入具有指示读取循环的读取状态和指示写入循环的写入状态。
4.根据权利要求3所述的集成电路，其中，在所述写入循环期间，所述第一电压控制电路输出低于所述外围Vdd电源线的CVdd电压。
5.根据权利要求3所述的集成电路，其中，在所述读取循环期间，所述第一电压控制电路输出等于或大于所述外围Vdd电源线的CVdd电压。
6.根据权利要求3所述的集成电路，其中，所述第一电压控制电路进一步包括等待模式电路，并且响应于等待模式输入而输出低于所述外围Vdd电源线的CVdd电压。
7.根据权利要求3所述的集成电路，其中，在写入循环期间，到单元的字线电压等于所述外围Vdd电压，并且所述第一电压控制电路输出低于所述字线电压至少50毫伏的CVdd电压。
8.根据权利要求1所述的集成电路，其中，所述第一单端口SRAM阵列具有用于第一位单元的每一列的电压控制电路。
9.一种集成电路，包括: 多个第一位单元的第一单端口 SRAM阵列，在行和列中进行配置，每个位单元都具有距离Yl的y间距和距离Xl的X间距，Xl与Yl的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，所述第一位单元的每一个都接收来自第一电压控制电路的单元正电压源CVdd ;以及 多个第二位单元的第二单端口 SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的X间距，X2与Y2的比率大于或等于3，所述多个第二位单元的每一个都进一步包括6T SRAM单元,所述6T SRAM单元包括多鳍FinFET晶体管,并且所述第二位单元的每一个都接收来自预定Vdd电压源的第二单元正电压源CVdd ； 其中，X2与Xl的比率大于约1.1。
10.一种方法，包括: 在集成电路上设置第一单端口 SRAM阵列，所述单端口 SRAM阵列进一步包括:多个第一尺寸位单元，所述多个第一尺寸位单元中的每一个都包括用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，所述反相器对中的每一个都包括单鳍FinFET上拉器件和单鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及所述存储节点和所述互补存储节点中相应的一个之间，所述传输门中的每一个都包括具有连接至字线的栅极的单鳍FinFET器件，并且第一电压控制电路向所述第一尺寸位单元输出第一单元正电压源CVdd ； 在所述集成电路上设置 第二单端口 SRAM阵列，所述第二单端口 SRAM阵列包括多个第二尺寸位单元，每一个都包括:用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，每个反相器都包括单鳍FinFET上拉器件和多鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及所述存储节点和所述互补存储节点中相应的一个之间，所述传输门中的每一个都包括具有连接至字线的栅极的多鳍FinFET器件，并且第二电压控制电路向所述第二尺寸位单元输出第二单元正电压源CVdd ； 将所述第一电压控制电路和所述第二电压控制电路连接至外围电压Vdd ;以及 操作所述第一电压控制电路，以在所选操作期间改变所述第一单元正电压源CVdd。
全文摘要
用于在单个集成电路上提供单个FinFET和多个FinFET SRAM阵列的方法和装置。描述了多个第一位单元的第一单端口SRAM阵列，每个第一位单元都具有Y间距Y1和X间距X1，X1与Y1的比率大于或等于2，每个位单元都进一步具有单鳍FinFET晶体管以形成6T SRAM单元，并且单元CVdd电源连接至第一电压控制电路；以及多个第二位单元的第二单端口SRAM阵列，每个第二位单元都具有Y间距Y2和X间距X2，X2与Y2的比率大于或等于3，多个第二位单元的每一个都包括具有多鳍FinFET晶体管的6T SRAM单元，其中，X2与X1的比率大于约1.1。
文档编号G11C11/413GK103151070SQ20121007147
公开日2013年6月12日 申请日期2012年3月16日 优先权日2011年12月6日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司