含双电力线的静态随机存取存储器件及其位线预充电方法

含双电力线的静态随机存取存储器件及其位线预充电方法
【专利摘要】提供一种包含双电力线的静态随机存取存储器(SRAM)器件及其位线预充电方法。存储单元被供应有第一驱动电压。位线对连接到存储单元。感应放大器连接到位线对。感应放大器被供应有低于第一驱动电压的第二驱动电压。控制逻辑从第一驱动电压和第二驱动电压选择预充电电压，将位线对预充电到预充电电压并且将预充电电压调整到目标电压。
【专利说明】含双电力线的静态随机存取存储器件及其位线预充电方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年8月30日在韩国知识产权局提交的韩国专利申请第10-2013-0104369号的优先权，其公开内容通过引用全面合并于此。

【技术领域】
[0003]本发明构思涉及一种包括双电力线的静态随机存取存储器(SRAM)器件及其位线预充电方法。

【背景技术】
[0004]移动设备包括片上系统(SoC)器件以降低移动设备的大小。SoC器件包括诸如静态随机存取存储器(SRAM)单元的许多功能单元。这种SRAM单元被用作SoC器件中的高速缓存或缓存存储器。为了降低电力消耗，低驱动电压被用于移动设备。当SoC中的SRAM单元使用低驱动电压被供电时，SRAM单元中的存储单元可能是不稳定的，并且由于较慢的感应操作导致SRAM单元难以高速操作。SRAM单元可以封装在独立器件中，并且合并到移动设备和/或各种计算系统中。


【发明内容】

[0005]根据本发明构思的示例性实施例，提供一种静态随机存取存储器(SRAM)器件。存储单元被供应有第一驱动电压。位线对连接到存储单元。感应放大器连接到位线对。感应放大器被供应有低于第一驱动电压的第二驱动电压。控制逻辑从第一驱动电压和第二驱动电压中选择预充电电压，将位线对预充电到预充电电压并且将预充电电压调整到目标电压。
[0006]根据本发明构思的示例性实施例，提供一种在SRAM器件中执行位线预充电方法的方法。向存储单元提供第一驱动电压。向感应放大器提供第二驱动电压。第二驱动电压低于第一驱动电压。第一驱动电压和第二驱动电压中的一个被选为预充电电压。预充电电压被提供给连接到存储单元的位线对。在感应操作开始之前将预充电电压调整为目标电压。
[0007]根据本发明构思的示例性实施例，提供一种静态随机存取存储器(SRAM)器件。SRAM器件包括存储单元，其连接到位线对并且被电供应有第一驱动电压。预充电电压源电耦接到位线对的一端。感应放大器电耦接到位线对相对端。感应放大器被供应有低于第一驱动电压的第二驱动电压。控制逻辑控制预充电电压源从而在感应放大器开始感应操作之前将位线对预充电到目标电压。

【专利附图】

【附图说明】
[0008]通过参照附图详细描述本发明构思的示例性实施例，本发明构思的这些及其他特征将变得更加清楚，在附图中:
[0009]图1是示出根据本发明构思的示例性实施例的SRAM器件的框图；
[0010]图2A和图2B是示出根据本发明构思的示例性实施例的SRAM的电路图；
[0011]图3A和图3B是示出根据本发明构思的示例性实施例的图2A或图2B的电力开关的操作的波形图；
[0012]图4是示出根据本发明构思的示例性实施例的预充电电路的电路图；
[0013]图5是示出根据本发明构思的示例性实施例的、图4中的SRAM器件的位线预充电操作的波形图；
[0014]图6是示出根据本发明构思的示例性实施例的SRAM的电路图；
[0015]图7是示出根据本发明构思的示例性实施例的、图6中的SRAM器件的位线预充电操作的波形图；
[0016]图8是示出根据本发明构思的示例性实施例的SRAM的电路图；
[0017]图9是示出根据本发明构思的示例性实施例的SRAM的电路图；
[0018]图10是示出图9中的SRAM器件的位线预充电操作的电压波形图；
[0019]图11是示出根据本发明构思的示例性实施例的SRAM器件的电路图；
[0020]图12是示出图11中的SRAM器件的位线预充电操作的电压波形图；
[0021]图13是示出根据本发明构思的示例性实施例的SRAM器件的电路图；
[0022]图14是示出图13中的SRAM器件的感应操作的波形图；
[0023]图15是示出根据本发明构思的示例性实施例的SRAM器件的电路图；
[0024]图16是示出图15中的SRAM器件的感应操作的波形图；
[0025]图17是示出根据本发明构思的示例性实施例的SRAM器件的电路图；
[0026]图18是示出图17中的SRAM器件的位线预充电操作的电压波形图；
[0027]图19是示出根据本发明构思的示例性实施例的SRAM器件的电路图；
[0028]图20是示出图19中的SRAM器件的位线预充电操作的波形图；以及
[0029]图21是示出根据本发明构思的示例性实施例的便携式终端的框图。

【具体实施方式】
[0030]下面，参考附图详细描述本发明构思的示例性实施例。然而，本发明构思可以以许多不同的形式来具体实现，不应被解释为局限于此出阐述的实施例。在附图中，为清楚起见，可以夸大层和区域的厚度。还将会理解，当一个层被称为“在”另一元件或衬底“之上”时，它可以直接在其他元件或衬底上，或者也可以存在居间的层。还将会理解，当一个元件被称为“耦接到”或“连接到”另一元件时，它可以直接耦接或连接到其他元件，或者也可以存在居间的元件。遍及说明书和附图，类似参考标记可以指代类似元件。“器件”可以指的是片上系统(SoC)器件和/或独立器件中的功能单元。
[0031]图1是示出根据本发明构思的示例性实施例的SRAM器件的框图。SRAM器件100包括单元阵列110、外围电路120和控制逻辑130。
[0032]单元阵列110包括连接到字线WL和位线BL的存储单元。每个存储单元通过字线和位线被访问。通过字线选择的每个存储单元连接到位线对BL和BLB。每个存储单元包括锁存电路和通路晶体管，该通路晶体管的栅极电压相应于字线的电压。在感应操作期间，位线对BL和BLB之间的电压差根据存储在锁存电路中的数据而发展(develop)。通过感应位线对BL和BLB之间的电压差来确定数据。包括在单元阵列110中的存储单元的锁存电路被供应有第一驱动电压VDDCE，从而维持存储单元的锁存电路的数据。
[0033]外围电路120包括用于驱动单元阵列110的字线WL和位线BL的控制电路。例如，外围电路120包括用于选择单元阵列110的字线WL的行解码器。外围电路120包括用于检测连接到被选择的行的存储单元的位线对之间的电压差的感应放大器以及用于通过位线对写入数据的写驱动器。
[0034]外围电路120包括用于对读操作中选择的存储单元的位线对进行预充电的预充电电路。预充电电路根据控制逻辑130的控制来预充电位线对。外围电路120使用第二驱动电压VDDPE预充电位线。外围电路120还包括各种组件，诸如用于将位线调整到目标电压VBL_opt或调整到高于预定电压VBL_low的电平的上拉/下拉电路、移位电路、等等。这将参照以下实施例更充分地描述。
[0035]控制逻辑130监控第一驱动电压VDDCE和第二驱动电压VDDPE的电平。当第二驱动电压VDDPE的电平低于预定电压时，控制逻辑130在位线对上执行预充电电压控制操作，从而预充电电压被控制为高于预定电压(例如，最小预充电电压)。例如，当第二驱动电压VDDPE低于预定电压时，虽然第二驱动电压VDDPE低于预定值，但是控制逻辑130将位线的预充电电压调整到目标电压VBL_opt。
[0036]预定电压可以是最小预充电电压，低于该最小预充电电压，感应放大器不能在读操作中检测存储在存储单元中的数据。目标电压可以是其电压电平高于预定电压的预充电电压，并且在第一驱动电压VDDCE和第二驱动电压VDDPE之间。当位线对BL和BLB利用目标电压被预充电时，感应放大器可以检测存储在存储单元中的数据而不考虑供应给外围电路120的第二驱动电压VDDPE中的电压电平。
[0037]根据示例性实施例，目标电压被提供给预充电位线对BL和BLB，而不考虑第二驱动电压VDDPE中的电压电平。第二驱动电压VDDPE被提供给SRAM器件100的外围电路120。因此，当第二驱动电压VDDPE降低到用于预充电操作的预定电压以下时，使用双电源方案的SRAM器件100可以确保读操作容限。
[0038]图2A和图2B是示出根据本发明构思的示例性实施例的SRAM器件的电路图。参照图2A，SRAM器件100包括电平检测器132和电力开关121。电平检测器132包括在图1的控制逻辑130中。SRAM器件100还包括存储单元112、预充电/均衡电路122a以及感应放大器124。这里，电力开关121、预充电/均衡电路122a以及感应放大器124包括在图1的外围电路120中。然而，应该理解的是，上述组件包括在外围电路120或控制逻辑130中。
[0039]存储单元112是四个晶体管形成的I端口 SRAM单元。存储单元112包括由P型金属氧化物半导体(PMOS)晶体管Pl和N型金属氧化物半导体(NMOS)晶体管NI形成的第一反相器。存储单元112还包括由PMOS晶体管P2和NMOS晶体管N2形成的第二反相器。第一反相器的输出节点连接到第二反相器的输入节点，并且第二反相器的输出节点连接到第一反相器的输入节点。存储单元112通过通路晶体管PTl和PT2连接到位线和字线。通路晶体管PTl和PT2的栅极连接到字线WL。当选择电压施加于字线WL时，通路晶体管PTl和PT2接通，并且由第一反相器和第二反相器形成的存储单元112连接到位线对BL和BLB。
[0040]存储单元112连接到作为单元电压(cell voltage)的第一驱动电压VDDCE。例如，PMOS晶体管Pl和P2的公共源极节点被供应有第一驱动电压VDDCE。因此，存储单元112被供应有相对较高的驱动电压VDDCE，而不考虑SRAM器件100的驱动方式。
[0041 ] 预充电/均衡电路122a响应于预充电控制信号PCHGB对位线对BL和BLB进行预充电和均衡。预充电/均衡电路122a将从电力开关121提供的电压传送到位线对BL和BLB。此功能由PMOS晶体管P3和P4执行。预充电/均衡电路122a将位线对BL和BLB的电平均衡为具有本质上相同的电压。通过经由PMOS晶体管P5连接位线对BL和BLB来做出均衡。预充电/补偿电路122a响应于预充电控制信号PCHGB执行预充电和均衡操作。
[0042]感应放大器124检测位线对BL和BLB之间的电压差以在读操作中读取存储在存储单元112中的数据。感应放大器124包括PMOS晶体管Pll和P12以及NMOS晶体管Nll和N12。感应放大器124的输出连接到反相器INV。例如，PMOS晶体管Pll的漏极(或NMOS晶体管Nll的漏极)连接到反相器INV的输入。PMOS晶体管Pll和P12的栅极共同连接到PMOS晶体管P12的漏极(或NMOS晶体管N12的漏极)。NMOS晶体管Nll和N12的源极响应于感应放大器使能信号SAE通过选择晶体管N13来选择性地接地以用于激活感应放大器124。例如，感应放大器使能信号SAE被激活，NMOS晶体管Nll和N12的漏极根据位线对BL和BLB之间的电压差以不同的速度通过选择晶体管N13放电到地。因此，如果第二驱动电压VDDPE低于预定电压，则感应放大器124基于位线对BL和BLB之间的电压差执行感应操作。
[0043]这里，感应放大器124连接到作为电源电压的第二驱动电压VDDPE。例如，第二驱动电压VDDPE共同供应给PMOS晶体管Pll和P12的源极。第二驱动电压VDDPE的电压电平可以根据SRAM器件100的操作模式而不同。例如，第二驱动电压VDDPE的电压电平在高速操作模式中比低速操作模式中高。第二驱动电压VDDPE低于第一驱动电压VDDCE而不考虑这样的操作模式。在高速模式操作中，第二驱动电压VDDPE增加，从而感应放大器124更快地操作。在低速模式操作中，第二驱动电压VDDPE降低以减少感应放大器124的电力消耗。然而，本发明构思不局限于此，并且第一驱动电压VDDCE可以被用作感应放大器124的电源电压。
[0044]如果第二驱动电压VDDPE降低到预定电压以下，则位线对BL和BLB的预充电电压不足。在这种情况下，感应放大器124检测位线对BL和BLB之间的电压差需要花费很长时间，或者如果操作较快，则感应放大器124可能不正确地检测位线对BL和BLB之间的电压差。
[0045]电平检测器132检测第二驱动电压VDDPE是否低于预定电压并且根据检测结果生成选择信号SEL。预定电压可以是比第一驱动电压VDDCE低约250毫伏(mV)的电压。电平检测器132可以检测第一驱动电压VDDCE和第二驱动电压VDDPE之间的差，并且如果这种差大于250mV,则电平检测器132生成用于选择第一驱动电压VDDCE的选择信号SEL。否贝U，电平检测器132生成用于选择第二驱动电压VDDPE的选择信号SEL。可替换地，电平检测器可以比较第二驱动电压与预定电压，并且如果第二驱动电压低于预定电压，则电平检测器132生成用于选择第一驱动电压VDDCE的选择信号SEL。否则，电平检测器132生成用于选择第二驱动电压VDDPE的选择信号SEL。
[0046]电力开关121响应于选择信号SEL向预充电/均衡电路122a提供第一驱动电压VDDCE和第二驱动电压VDDPE中的一个。如果第二驱动电压VDDPE高于预定电压(或者如果第一驱动电压VDDCE和第二驱动电压VDDPE之间的差小于约250mV)，则电力开关121向预充电/均衡电路122a提供第二驱动电压VDDPE。如果第二驱动电压VDDPE低于预定电压(或者如果第一驱动电压VDDCE和第二驱动电压VDDPE之间的差大于约250mV)，则电力开关121向预充电/均衡电路122a提供第一驱动电压VDDCE。将参照图3A和图3B详细描述这种电压关系。电力开关121包括PMOS晶体管P21和P22以及反相器INV。
[0047]利用电平检测器132和电力开关121，位线对BL和BLB预充电到目标电压而不考虑第二驱动电压VDDPE。如果第二驱动电压VDDPE低于预定电压，则电平检测器132和电力开关121在预充电操作中使位线对BL和BLB利用高于预定电压的目标电压预充电。如上所述，预定电压被定义为使用感应放大器124执行读操作所需的最小预充电电压。
[0048]参照图2B，SRAM器件100包括响应于选择信号SEL选择第一驱动电压VDDCE和第二驱动电压VDDPE中的一个的电力开关121。除了图2B的SRAM器件100不包括如图2A中所示的电平检测器132之外，图2B的SRAM器件100本质上类似于图2A的SRAM器件。为了描述的方便起见，以下将描述这种差别。
[0049]电力开关121响应于选择信号SEL向预充电/均衡电路122a提供第一驱动电压VDDCE和第二驱动电压VDDPE中的一个。可以基于SRAM器件100的操作模式生成选择信号SEL。例如，如果SRAM器件100以低速操作模式操作，则选择信号SEL是逻辑“1”，从而第二驱动电压VDDCE被选择。如果SRAM器件100以高速操作模式操作，则选择信号SEL是逻辑“0”，从而第一驱动电压VDDPE被选择。SRAM器件100的操作模式可以由SRAM存储控制器(未示出)确定。可替换地，SRAM器件100的操作模式可以存储在控制逻辑130中。
[0050]图3A和图3B是示出电力开关121根据图2A或图2B中示出的选择信号SEL的操作的波形图。图3A示出，例如，第一驱动电压VDDCE和第二驱动电压VDDPE之间的差Λ Vl小于约250毫伏，或第二驱动电压VDDPE高于预定电压VBL_low。图3B示出，例如，第一驱动电压VDDCE和第二驱动电压VDDPE之间的差Λ V2大于约250毫伏，或第二驱动电压VDDPE低于预定电压VBL_low。本发明构思不局限于此，并且第一驱动电压VDDCE和第二驱动电压VDDPE的电压差可以变化。
[0051]参照图3A，因为第一驱动电压VDDCE和第二驱动电压VDDPE之间的差Λ Vl小于或等于预定差Λ Vref (例如，约250mV)，所以提供高电平的选择信号SEL。例如，当第一驱动电压VDDCE和第二驱动电压VDDPE之间的差Λ Vl小于预定差Λ Vref时，图2Α的电平检测器132提供高电平的选择信号SEL。可替换地，当基于片上系统的操作模式提供选择信号SEL时，在高速操作模式中提供高电平的选择信号SEL，并且在低速操作模式中提供低电平的选择信号SEL。
[0052]在当预充电操作开始并且选择信号具有高电平的TO处，电力开关121向位线对BL和BLB传送第二驱动电压VDDPE。例如，如果预充电控制信号PCHGB变换为低电平，则预充电/均衡电路122a被激活，并且位线对BL和BLB预充电到第二驱动电压VDDPE或接近第二驱动电压VDDPE的电平。
[0053]参照图3B,设置选择信号SEL为低电平，并且选择第一驱动电压VDDCE。比第二驱动电压VDDPE相对较高的第一驱动电压VDDCE用来预充电位线对。可替换地，如果基于SRAM器件的操作模式提供选择信号SEL，则在低速操作模式中提供低电平的选择信号SEL。位线对BL和BLB预充电到第一驱动电压VDDCE或接近第一驱动电压VDDCE的电平。如果SRAM器件100包括在片上系统(SOC)器件中，则可以基于SoC器件操作模式确定SRAM器件100的操作模式。
[0054]在当预充电操作开始的TO处，电力开关121向位线BL和BLB对传送第一驱动电压VDDCE。例如，如果预充电控制信号PCHGB变换为低电平，则预充电/均衡电路122a被激活，并且位线对BL和BLB预充电到第一驱动电压VDDCE或接近第一驱动电压VDDCE的电平。虽然第二驱动电压VDDPE低于预定电压VBL_low，但是本发明构思的预充电技术允许位线对BL和BLB利用高于预定电压VBL_low的第一驱动电压VDDCE被预充电。
[0055]根据示例性实施例，基于第二驱动电压VDDPE的电压电平选择性地向供应第一驱动电压VDDCE和第二驱动电压VDDPE以预充电位线对BL和BLB。例如，如果第二驱动电压VDDPE高于预定电压VBL_low，则第二驱动电压VDDPE被供应给预充电位线对BL和BLB ;如果第二驱动电压VDDPE等于或低于预定电压VBL_low，则第一驱动电压VDDCE被供应给预充电位线对BL和BLB。因此，当第二驱动电压VDDPE降低时减少读取干扰，并且因此读操作可以确保读操作容限。
[0056]本发明构思不局限于此，并且位线对BL和BLB可以预充电到各种电压电平而不考虑驱动电压被供应的方式。这将参照附图详细描述。
[0057]图4是示出根据本发明构思的示例性实施例的SRAM器件的电路图。参照图4，预充电/均衡电路122b、感应放大器124和移位电路125包括在图1的外围电路120中。存储单元112包括在图1的存储单元阵列110中。移位电路125用来在预充电操作期间调整位线对BL和BLB的预充电电压。存储单元112和感应放大器124本质上与图2中示出的那些相同，并且因此省略其描述。
[0058]预充电/均衡电路122b包括响应于预充电控制信号PCHG向位线对BL和BLB提供第二驱动电压VDDPE的PMOS晶体管P3和P4。预充电/均衡电路122b还包括用于响应于均衡信号EQ将位线对BL和BLB彼此电连接的PMOS晶体管。
[0059]移位电路125包括用于在预充电操作期间响应于上拉信号VSFT_PU向位线对BL和BLB提供第一驱动电压VDDCE的PMOS晶体管P6和P7。例如，第一驱动电压VDDCE提供给移位电路125的PMOS晶体管P6和P7的源极。PMOS晶体管P6和P7的漏极分别连接到位线对BL和BLB。在位线预充电操作间隔期间，PMOS晶体管P6和P7响应于上拉信号VSFT_PU将位线对BL和BLB预充电到第一驱动电压VDDCE。
[0060]在预充电操作期间，位线对BL和BLB首先通过第二驱动电压VDDPE预充电，然后位线对BL和BLB的预充电电压被移位电路125调整到目标电压。因此，当第二驱动电压VDDPE低于图5的预定电压VBL_low时，位线对BL和BLB的预充电电压被预充电到目标电压。图5是示出根据本发明构思的示例性实施例的、图4的SRAM器件中执行的位线预充电操作的波形图。参照图5，当第二驱动电压VDDPE低于预定电压VBL_low时，在感应操作开始之前位线对BL和BLB被预充电到高于预定电压VBL_low的电压。
[0061]在TO处，预充电位线的操作开始。首先，预充电控制信号PCHG和均衡信号EQ变换到低电平。此时，提供作为外围电路120的电源电压的第二驱动电压VDDPE被提供给位线对BL和BLB。位线对BL和BLB通过预充电/均衡电路122b被预充电到第二驱动电压VDDPE0这里，第二驱动电压VDDPE低于预定电压VBL_low。
[0062]在Tl处，通过移位电路125开始将位线对BL和BLB的预充电电压朝向低于目标电压VBL_opt的电压调整。此时，预充电控制信号PCHG变换到高电平，并且上拉信号VSFT_PU变换到低电平。因此，第二驱动电压VDDPE不提供给位线对BL和BLB，而且第一驱动电压VDDCE提供给位线对BL和BLB。均衡信号EQ在Tl和T2之间的移位时段期间保持为低电平。位线对BL和BLB的电压在T2处增加到高于预定电压VBB_low的电压电平。位线对BL和BLB的预充电电压调整到高于预定电压VBL_low的电压。
[0063]在T2处，字线WL (或施加于字线WL的字线信号)变换到用于读操作的高电平，并且通路晶体管PTl和PT2响应于字线信号导通。存储在存储单元112中的数据通过通路晶体管PTl和PT2传送到位线对BL和BLB。位线对BL和BLB使用预充电/均衡电路122b和移位电路125预充电到高于预定电压VBL_low的电压电平。为了描述的方便起见，假定存储单元112存储逻辑“0”，其中单元节点A具有低电压电平并且单元节点B具有高电压电平。在那种情况下，预充电位线BL通过通路晶体管PTl连接到单元节点A(低电压)，并且因此由于通过单元节点A和位线BL之间的电荷共享的放电造成位线BL的电压降低。预充电位线BLB通过通路晶体管PT2连接到单元节点B (高电压)，并且因此相比位线BL，位线BLB的电压更少改变或保持本质上类似于预充电电压，因为在具有高电压的单元节点B和位线BLB之间发生电荷共享。这种由于电荷共享所致的电压不一致导致下拉NMOS晶体管NI和N2以不同的速度将单元节点A和B放电。因为下拉NMOS晶体管NI耦接到单元节点B并且下拉NMOS晶体管N2耦接到单元节点A，所以下拉NMOS晶体管NI以比下拉NMOS晶体管N2将单元节点B放电更快的速度将单元节点A放电。位线对BL和BLB之间的电压差在其期间增加的间隔被称为位线发展间隔BL_DEV。
[0064]在T3处，感应放大器使能信号SAE变换到高电平，从而图2的选择晶体管N13导通。此时,感应放大器124的地通路激活，从而感应操作开始。感应放大器124的感应操作包括检测位线对BL和BLB之间的电压差dV。如果这种电压差dV不足够高，则感应放大器124的感应容限减少并且感应放大器124的感应操作变得缓慢。例如，感应放大器124到双稳态的变换较慢。另一方面，如果这种电压差dV足够，则感应放大器124的感应操作快速执行并且因此感应放大器124的感应运行间隔缩短。因此，SRAM器件快速操作。
[0065]在T4处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。在这个条件下，通路晶体管PTl和PT2截止，并且预充电操作在位线对BL和BLB上执行。
[0066]根据示例性实施例，位线BL和BLB的预充电电压在字线WL被激活之前增加到高于第二驱动电压VDDPE的电压。因此，当第二驱动电压VDDPE低于预定电压VBL_low时，感应放大器124可以确保感应容限。
[0067]图6是示出根据本发明构思的示例性实施例的SRAM器件的电路图。参照图6，图1的SRAM器件100包括电力开关121、预充电/均衡电路122b、以及上拉/下拉电路126。电力开关121和预充电/均衡电路122b在预充电操作期间将位线对BL和BLB预充电到第一驱动电压VDDCE和第二驱动电压VDDPE中的一个。电力开关121和预充电/均衡电路122b将位线对BL和BLB从第一驱动电压VDDCE和第二驱动电压VDDPE之一预充电到接近目标电平VBL_opt。上拉/下拉电路126将位线对BL和BLB的预充电电压调整到目标电平VBL_opt。这里，存储单元112、预充电/均衡电路122b和感应放大器124与图2或图4中示出的那些本质上相同，并且因此省略其描述。
[0068]位线对BL和BLB首先预充电到第一驱动电压VDDCE或第二驱动电压VDDPE。通过将位线对BL和BLB预充电到第一驱动电压VDDCE或第二驱动电压VDDPE来最小化由接地的电流通路使用的电路。这意味着电力消耗的减少。
[0069]电力开关121响应于选择信号SEL向预充电/均衡电路122b提供第一驱动电压VDDCE和第二驱动电压VDDPE中的一个。这里，提供选择信号SEL以使得最初供应给位线对BL和BLB的预充电电压与目标电压VBL_opt之间的差相对较小。例如，当第二驱动电压VDDPE较低时，控制选择信号SEL以提供第一驱动电压VDDCE。可替换地，可以基于SRAM器件100的操作模式生成选择信号SEL。
[0070]上拉/下拉电路126包括在预充电操作中响应于上拉信号VSFT_PU增加位线对BL和BLB的预充电电压的PMOS晶体管P6和P7。上拉/下拉电路126还包括在预充电操作中响应于下拉信号VSFT_PD降低位线对BL和BLB的预充电电压的NMOS晶体管N6和N7。
[0071]第一驱动电压VDDCE提供给上拉/下拉电路126的PMOS晶体管P6和P7的源极。PMOS晶体管P6和P7的漏极分别连接到位线对BL和BLB。在位线预充电间隔期间，PMOS晶体管P6和P7响应于上拉信号VSFT_PU上拉位线对BL和BLB的电压。根据上拉信号VSFT_PU激活的持续时间确定位线对BL和BLB的调整的预充电电压(上拉电压电平)。上拉信号VSFT_PU的持续时间越长，位线对BL和BLB具有越高的调整的预充电电压。
[0072]包括在上拉/下拉电路126中的NMOS晶体管N6和N7的漏极分别连接到位线对BL和BLB。NMOS晶体管N6和N7的源极接地以提供下拉通路。在位线预充电间隔期间，NMOS晶体管N6和N7响应于下拉信号VSFT_PD将位线对BL和BLB放电。在下拉信号VSFT_PD激活的持续时间期间控制位线对BL和BLB的下拉电压电平。
[0073]如果电力开关121向位线对BL和BLB供应第一驱动电压VDDCE，则图1的控制逻辑130可以使用下拉信号VSFT_PD将位线对BL和BLB的预充电电压降低到目标电压VBL_opt。如果电力开关121向位线对BL和BLB供应第二驱动电压VDDPE，则控制逻辑130使用上拉信号VSFT_PU将预充电电压增加到目标电压VBL_opt。
[0074]电力开关121和预充电/均衡电路122b使得位线对BL和BLB在字线被激活之前预充电到目标电压VBL_opt。上拉/下拉电路126将位线对BL和BLB调整到目标电平VBL_opt。当位线对BL和BLB被预充电时，这种预充电方式可以减少预充电操作时间和电力消耗。
[0075]图7是示出根据本发明构思的示例性实施例的、图6的SRAM器件中执行的位线预充电操作的波形图。参照图7，在感应操作期间，位线对BL和BLB以高速和低速操作模式预充电到目标电压VBL_opt，而不考虑第一驱动电压VDDCE或第二驱动电压VDDPE的电平。假定提供给电力开关121的选择信号SEL具有高电平。位线对BL和BLB通过电力开关121首先预充电到第二驱动电压VDDPE。如果选择信号SEL具有低电平，则位线对BL和BLB首先预充电到第一驱动电压VDDCE。
[0076]参照图7，选择信号SEL在预充电操作期间维持在高电平。在T0，通过将预充电控制信号PCHG和均衡信号EQ变换到低电平而开始位线预充电操作。第二驱动电压VDDPE通过预充电/均衡电路122b来预充电位线对BL和BLB。第二驱动电压VDDPE低于目标电压VBL—opt。
[0077]在Tl处，上拉/下拉电路126响应于上拉信号VSFT_PU通过导通PMOS晶体管P6和P7将位线对BL和BLB的预充电电压上拉到目标电压VBL_opt。上拉信号VSFT_PU从图I的控制逻辑130提供。响应于上拉信号VSFT_PU，位线对BL和BLB电连接到上拉/下拉电路126的第一驱动电压VDDCE，并且因此位线对BL和BLB的电压增加到高于第二驱动电压VDDPE的目标电压VBL_opt。根据上拉信号VSFT_PU的持续时间控制位线对BL和BLB的上拉电压电平。通过控制上拉信号VSFT_PU的持续时间，位线对BL和BLB的预充电电压增加到目标电压VBL_opt。
[0078]在T2处，均衡信号EQ和上拉信号VSFT_PU变换到高电平。对于读操作，字线WL变换到高电平。此时，通路晶体管PTl和PT2导通。存储在存储单元112中的数据通过通路晶体管PTl和PT2传送到位线对BL和BLB。位线对BL和BLB预充电到目标电压VBL_opt。为了描述的方便起见，假定存储单元112存储逻辑“0”，其中单元节点A具有低电压电平并且单元节点B具有高电压电平。在那种情况下，预充电位线BL连接到单元节点A，并且预充电位线BLB连接到单元节点B。单元节点A和B以及预充电位线BL和BLB之间的这种连接可以在感应放大器信号SAE施加之前使得位线BL和BLB之间的电压差dV发展。
[0079]在T3处，感应放大器使能信号SAE变换到高电平，并且感应放大器124基于在T2和T3之间的间隔期间发展的电压差dV执行感应操作。当电压差dV与感应放大器124的操作容限相比较小时，感应放大器124可能不能读取存储在存储单元112中的数据。根据示例性实施例，使用上拉/下拉电路126发展位线对BL和BLB之间的电压差dVl，以在感应放大器124执行感应操作的时候具有足够的容限。
[0080]在T4处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且执行预充电位线对BL和BLB的操作。
[0081]如果选择信号SEL具有低电平，则位线对BL和BLB首先预充电到第一驱动电压VDDCE然后位线对BL和BLB的预充电电压通过下拉操作降低到目标电压VBL_opt。例如，可以使用下拉晶体管N6和N7执行下拉操作。
[0082]图8是示出根据本发明构思的示例性实施例的SRAM器件的电路图。除了图8的SRAM器件不包括图6的电力开关121之外，图8的SRAM器件本质上类似于图6的SRAM器件。参照图8，图8的SRAM器件100包括在预充电操作期间控制位线对BL和BLB的电压的预充电/均衡电路122b和上拉/下拉电路126。这里，存储单元112、预充电/均衡电路122b和感应放大器124与图6中示出的那些本质上相同，并且因此省略其描述。
[0083]位线对BL和BLB首先预充电到第二驱动电压VDDPE，然后预充电电压通过上拉/下拉电路126被调整到目标电压VBL_opt。可替换地，第一驱动电压VDDCE代替第二驱动电压VDDPE可以供应给预充电/均衡电路122b。在那种情况下，上拉/下拉电路126可以通过下拉操作将位线对BL和BLB的电压电平降低到目标电压VBL_opt。例如，可以使用下拉晶体管N6和N7执行下拉操作。
[0084]上拉/下拉电路126包括在预充电操作期间响应于控制信号VSFT_PU/PCHG_CE来上拉位线对BL和BLB的预充电电压的PMOS晶体管P6和P7。在位线预充电间隔期间，PMOS晶体管P6和P7响应于控制信号VSFT_PU/PCHG_CE上拉位线对BL和BLB的预充电电压。例如，位线对BL和BLB的上拉操作以及预充电到第一驱动电压VDDCE的操作在控制信号VSFT_PU/PCHG_CE的持续时间期间执行。例如，当预充电控制信号PCHG被停用时激活控制信号VSFT_PU/PCHG_CE。均衡信号EQ在控制信号VSFT_PU/PCHG_CE的持续时间期间保持激活。如果实现控制信号VSFT_PU/PCHG_CE的控制，则位线对BL和BLB的预充电速度通过简化结构来提高。
[0085]图8的SRAM器件100在不使用图6的电力开关121的情况下，首先将位线对BL和BLB预充电到第一驱动电压VDDCE或第二驱动电压VDDPE，然后将预充电电压调整到目标电压VBL_opt。因此，图8的SRAM器件100可以与图6的SRAM器件相比包括更少数目的晶体管。
[0086]图9是示出根据本发明构思的示例性实施例的SRAM器件的电路图。参照图9，SRAM器件100提供目标电压VBL_opt作为位线对BL和BLB的预充电电压源。SRAM器件100包括参考电压生成器133。这里，存储单元112、预充电/均衡电路122a以及感应放大器与图2的那些本质上相同，并且因此省略其描述。
[0087]参考电压生成器133在位线预充电操作期间生成目标电压VBL_opt。参考电压生成器133使用第一驱动电压VDDCE作为电源电压以电压降方式来生成目标电压VBL_opt。可替换地，参考电压生成器133可以使用运算放大器生成目标电压VBL_opt。由参考电压生成器133生成的目标电平VBL_opt在存储单元112的预充电操作期间提供给预充电/均衡电路122a。随着预充电/均衡电路122a被激活，位线对BL和BLB被预充电到目标电压VBL—opt。
[0088]如果通过参考电压生成器133提供目标电压VBL_opt以预充电位线对BL和BLB，则可以省略在位线对BL和BLB上执行的诸如上拉、下拉和移位操作之类的预充电电压调整操作。因此，位线对BL和BLB被快速预充电并且感应速度提高。
[0089]图10是示出根据本发明构思的示例性实施例的、图9的SRAM器件中执行的位线预充电操作的波形图。参照图10，位线对BL和BLB预充电到目标电压VBL_opt而不考虑第一驱动电压VDDCE或第二驱动电压VDDPE。
[0090]在TO处，位线预充电操作开始。如果预充电控制信号PCHG变换到低电平，则预充电/均衡电路122a的PMOS晶体管P3、P4和P5被导通。从参考电压生成器133提供的目标电压VBL_opt被提供给位线对BL和BLB。位线对BL和BLB预充电到目标电压VBL_opt。因此，省略调整位线对BL和BLB的预充电电压的操作。
[0091]在Tl处，预充电控制信号PCHG变换到高电平，并且字线WL(字线信号)变换到高电平。预充电/均衡电路122a的PMOS晶体管P3到P5截止并且从参考电压生成器133提供的目标电平VBL_opt不提供给位线对BL和BLB。同时，通路晶体管PTl和PT2导通，连接所选择的存储单元112与位线对BL和BLB。存储在存储单元112中的数据通过通路晶体管PTl和PT2传送到位线对BL和BLB。
[0092]如上所述，位线对BL和BLB之间的电压差dV在感应放大器124被激活之前发展。
[0093]在T2处，感应放大器使能信号SAE变换到高电平。在这种情况下，感应放大器124基于位线BL和BLB之间的电压差dV操作以读取存储在存储单元121中的数据。
[0094]在T4处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且预充电操作在位线对BL和BLB上执行。
[0095]根据示例性实施例，目标电压VBL_opt在感应操作开始之前生成，并且目标电压VBL_opt在存储单元的感应操作期间提供给位线对BL和BLB。在这种情况下，因为不需要位线对BL和BLB的上拉电压或下拉电压的操作，所以感应速度提高。
[0096]图11是示出根据本发明构思的示例性实施例的SRAM器件的电路图。参照图11，SRAM器件100包括参考电压生成器133和向位线对BL和BLB提供目标电压VBL_opt的调节移位电路(gear shift circuit)127。这里,存储单元112、预充电/均衡电路122a和感应放大器124与图9中示出的那些本质上相同，并且因此省略其描述。
[0097]参考电压生成器133在位线预充电操作期间生成目标电压VBL_opt。参考电压生成器133使用第一驱动电压VDDCE作为电源电压以电压降方式生成目标电压VBL_opt。可替换地，参考电压生成器133可以使用运算放大器生成目标电压VBL_opt。由参考电压生成器133生成的目标电平VBL_opt在存储单元112的预充电操作期间提供给预充电/均衡电路122a。当预充电/均衡电路122a的PMOS晶体管P3、P4和P5激活时，位线对BL和BLB被预充电到目标电压VBL_opt。
[0098]调节移位电路127可以补偿参考电压生成器133的驱动能力。例如，如果参考电压生成器133不具有足以预充电位线对BL和BLB的驱动能力，则调节移位电路127可以补偿参考电压生成器133的这种不足。
[0099]调节移位电路127响应于上拉信号VSFT_PU和下拉信号VSFT_PD上拉或下拉位线对BL和BLB的电压。调节移位电路127包括连接到第一驱动电压VDDCE的PMOS晶体管P6和P7。PMOS晶体管P6和P7响应于上拉信号VSFT_PU将位线对BL和BLB的电压升压。调节移位电路127包括连接到地的NMOS晶体管N6和N7。NMOS晶体管N6和P7响应于下拉信号VSFT_PD使位线对BL和BL电压下降。
[0100]第一驱动电压VDDCE和地之间的电流通路不在由上拉方式或下拉方式控制的调节移位电路127中形成。根据示例性实施例，使用参考电压生成器133在位线对BL和BLB上执行粗略的预充电操作，然后使用调节移位电路127在位线对BL和BLB上执行到目标电压VBL_opt的精细的预充电操作。
[0101]图12是示出根据本发明构思的示例性实施例的、图11中的SRAM器件的位线预充电操作的电压波形图。参照图12，位线对BL和BLB通过调节移位电路127预充电到目标电压VBL_opt,而不考虑参考电压生成器133的输出电压。
[0102]在TO处，当预充电控制信号PCHG变换到低电平时位线预充电操作开始。预充电/均衡电路122a的PMOS晶体管P3、P4和P5导通。利用目标电压VBL_opt预充电位线对BL和BLB。调节移位电路127可以补偿参考电压生成器133的驱动能力。例如，如果在TO处上拉信号VSFT_PU变换到低电平，则PMOS晶体管P6和P7导通并且第一驱动电压VDDCE连接到位线对BL和BLB。在这种情况下，如果参考电压生成器133的驱动能力不足以预充电位线对BL和BLB，则位线对BL和BLB的预充电电压被调整到目标电压VBL_opt。
[0103]在Tl处，上拉信号VSFT_PU变换到高电平，并且调节移位电路127的操作结束。在没有调节移位电路127的情况下，参考电压生成器133将位线对BL和BLB驱动到目标电平VBL_opt。位线对BL和BLB在调节间隔PCHG_GS期间预先预充电到接近目标电压VBL_opt的电平。因此，参考电压生成器133可以使用参考电压生成器133的驱动能力将位线对BL和BLB预充电到目标电压VBL_opt。
[0104]在T2中，预充电控制信号PCHG和字线WL变换到高电平。预充电/均衡电路122a的PMOS晶体管P3、P4和P5截止并且从参考电压生成器133提供的目标电压VBL_opt不提供给位线对BL和BLB。同时，通路晶体管PTl和PT2导通，以连接存储单元112与位线对BL和BLB。存储在存储单元112中的数据通过通路晶体管PTl和PT2传送到位线对BL和BLB,并且因此通过单元节点A和B以及位线对BL和BLB之间的这种连接发展位线对BL和BLB之间的电压差dV。
[0105]位线对BL和BLB的电压差dV可以取决于存储在存储单元112中的逻辑值具有不同的极性。例如，如果存储单元112存储逻辑值“1”，则位线BL的电压VBL降低，同时辅助位线BLB的电压VBLB的改变与位线BL的电压的改变相比很少。如果存储单元112存储逻辑值“0”，则辅助位线BLB的电压VBLB降低，同时位线BL的电压VBL的改变与辅助位线BLB的电压的改变相比很少。
[0106]在T3处，感应放大器使能信号SAE变换到高电平。感应放大器124基于位线对BL和BLB之间的电压差开始感应操作。
[0107]在T5处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且预充电操作在位线对BL和BLB上执行。
[0108]根据示例性实施例，可以使用参考电压生成器133和调节移位电路127执行预充电操作。在这种情况下，图11的SRAM器件100可以具有高电力特性。
[0109]图13是示出根据本发明构思的示例性实施例的SRAM器件100的电路图。参照图13，SRAM器件100包括存储单元112、感应放大器124、预充电/均衡电路122b、参考电压生成器133、电力开关121以及移位开关(shift switch) 135。电力开关121、预充电/均衡电路122b、存储单元112和感应放大器124与图6的那些本质上相同，并且因此省略其描述。
[0110]电力开关121和预充电/均衡电路122b使用第一驱动电压VDDCE或第二驱动电压VDDPE预充电位线对BL和BLB。此外，参考电压生成器133和移位开关135将位线对BL和BLB的预充电电压调整到不同于第一驱动电压VDDCE或第二驱动电压VDDPE的目标电压VBL_opt。例如，参考电压生成器133生成目标电压VBL_opt。移位开关135将位线对BL和BLB的预充电电压调整到从参考电压生成器133生成的目标电压VBL_opt。例如，移位开关135响应于从控制逻辑130提供的移位控制信号VSFT调整位线对BL和BLB的预充电电压。
[0111]图14是示出根据本发明构思的示例性实施例的、图13的SRAM器件的感应操作的波形图。参照图14，在预充电操作中，位线对BL和BLB首先预充电到第二驱动电压VDDPE，然后预充电电压被调整到参考电压生成器133的目标电压。
[0112]在TO处，使用电力开关121和预充电/均衡电路122b的位线预充电操作开始。预充电控制信号PCHG和均衡信号EQ变换到低电平，并且第二驱动电压VDDPE提供给位线对BL和BLB。位线对BL和BLB通过预充电/均衡电路122b被预充电到第二驱动电压VDDPE。第二驱动电压VDDPE低于目标电压VBL_opt。
[0113]在Tl处，位线对BL和BLB的预充电电压调整为目标电压VBL_opt。预充电控制信号PCHG变换到高电平。均衡信号EQ维持低电平。移位控制信号VSFT变换到高电平，并且预充电电压增加到目标电压VBL_opt。
[0114]例如，移位开关135响应于移位控制信号VSFT将从参考电压生成器133生成的目标电压VBL_opt输出传送到位线对BL和BLB。因此，位线对BL和BLB通过预充电/均衡电路122b被预充电到目标电压VBL_opt。
[0115]在T2处，移位控制信号VSFT变换到低电平。对于读操作，字线WL变换到高电平。如果通路晶体管PTl和PT2导通，则发展位线对BL和BLB之间的电压差dV。
[0116]在T3处，感应放大器使能信号SAE变换到高电平，从而感应放大器124激活。因此，感应操作开始。位线对BL和BLB在执行感应操作的时间T4处发展为具有电压差dV。位线对BL和BLB预充电到目标电压VBL_opt，并且在时间T4处基于预充电电压发展电压差dV。可替换地，可以在感应放大器使能信号SAE变换到高电平的时间T3处确保电压差dV。
[0117]在T5处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且预充电操作在位线对BL和BLB上执行。
[0118]根据示例性实施例，位线对BL和BLB首先使用VDDPE预充电，然后使用参考电压生成器133将位线对BL和BLB的这种预充电电压调整到目标电压VBL_opt。这种预充电电压调整方案可以确保用于感应放大器124的感应操作的位线对BL和BLB之间的电压差
dVo
[0119]图15是示意地示出根据本发明构思的示例性实施例的SRAM器件100的电路图。参照图15，SRAM器件100包括存储单元112、感应放大器124、预充电/均衡电路122b、调节移位电路127、参考电压生成器133以及移位开关135。预充电/均衡电路122b、存储单元112和感应放大器124与图11中示出的那些本质上相同，并且因此省略其描述。
[0120]预充电/均衡电路122b在感应操作之前使用第二驱动电压VDDPE预充电位线对BL和BLB。此外，参考电压生成器133和移位开关135将位线对BL和BLB的预充电电压(例如，第二驱动电压VDDPE)调整到目标电压VBL_opt。参考电压生成器133和移位开关135与参照图13描述的操作本质上相同，并且因此省略其描述。
[0121]调节移位电路127和参考电压生成器133用来将第二驱动电压VDDPE的预充电电压调整到参考电压VBL_opt。当参考电压生成器133的驱动能力不足以预充电位线对BL和BLB时，调节移位电路127可以用来补偿参考电压生成器133的驱动能力中的这种不足。
[0122]调节移位电路127在预充电操作期间响应于上拉信号VSFT_PU和下拉信号VSFT_PD上拉或下拉位线对BL和BLB的预充电电压。调节移位电路127包括连接到第一驱动电压VDDCE的PMOS晶体管P6和P7。PMOS晶体管P6和P7响应于上拉信号VSFT_PU将位线对BL和BLB升压。调节移位电路127还包括连接到地的NMOS晶体管N6和N7。NMOS晶体管N6和P7响应于下拉信号VSFT_PD使位线对BL和BLB的预充电电压下降。
[0123]使用调节移位电路127的补偿，位线对BL和BLB的预充电操作速度得以提高。
[0124]图16是示意地示出图15中示出的SRAM器件的感应操作的波形图。参照图16，首先将位线对BL和BLB预充电到第二驱动电压VDDPE，然后使用参考电压生成器133和调节移位电路127将位线对BL和BLB的预充电电压调整到目标电压VBL_opt。
[0125]在TO处，预充电/均衡电路122b的位线预充电操作开始。首先，预充电控制信号PCHG和均衡信号EQ变换到低电平以将位线对BL和BLB预充电到第二驱动电压VDDPE。位线对BL和BLB通过预充电/均衡电路122b被预充电到第二驱动电压VDDPE。然而，第二驱动电压VDDPE低于目标电压VBL_opt。
[0126]在Tl处，位线对BL和BLB的预充电电压从第二驱动电压VDDPE调整为目标电压VBL_opt。预充电控制信号PCHG变换到高电平，并且因此使用第二驱动电压VDDPE的预充电操作结束。然而，均衡信号EQ维持低电平。如果移位控制信号VSFT变换到高电平并且上拉信号VSFT_PU变换到低电平，则第二驱动电压VDDPE的预充电电压调整到目标电压VBL_opto
[0127]在T2处，移位控制信号VSFT变换到低电平。当字线WL变换到用于读操作的高电平时，通路晶体管PTl和PT2接通。因此，发展位线对BL和BLB之间的电压差dV。
[0128]在T3处，感应放大器使能信号SAE变换到高电平，从而感应放大器124被激活。感应放大器124检测位线对BL和BLB之间的电压差。被预充电到目标电压VBL_opt的位线对BL和BLB响应于感应放大器使能信号SAE而在执行感应操作的时间T4处发展为具有电压差dV。可替换地，可以在感应放大器使能信号SAE变换到高电平的时间T3处确保电压差
dVo
[0129]在T5处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且预充电操作在位线对BL和BLB上执行。
[0130]根据示例性实施例，位线对BL和BLB首先使用VDDPE预充电，然后位线对BL和BLB的这种预充电电压被调整到从参考电压生成器133生成的目标电平VBL_opt。使用调节移位电路127来补偿参考电压生成器133的驱动能力。例如，使用参考电压生成器133和调节移位电路127两者形成目标电压VBL_opt。这种预充电电压调整方案可以确保用于感应放大器124的感应操作的位线对BL和BLB之间的电压差dV。
[0131]图17是示意地示出根据本发明构思的第八实施例的SRAM器件100的电路图。参照图17，SRAM器件100包括在预充电操作期间控制位线对BL和BLB的预充电电压的预充电/均衡电路122c和上拉/下拉电路126。这里，存储单元112、上拉/下拉电路126和感应放大器124与图11中示出的那些本质上相同，并且因此省略其描述。
[0132]预充电/均衡电路122c包括用于给位线对BL和BLB提供第一驱动电压VDDCE的NMOS晶体管N23和N24。预充电/均衡电路122c还包括用于均衡位线对BL和BLB的PMOS晶体管P5。预充电控制信号PCHG提供给NMOS晶体管N23和N24的栅极。如果预充电控制信号PCHG变换到高电平，则NMOS晶体管N23和N24导通。NMOS晶体管N23和N24由于NMOS晶体管N23和N24中的电压降而提供小于第二驱动电压VDDPE的电压。这种电压降起因于NMOS晶体管N23和N24中的阈值电压Vth下降。PMOS晶体管P5响应于均衡信号EQ均衡位线对BL和BLB。
[0133]位线对BL和BLB通过NMOS晶体管N23和N24预充电到粗略的预充电电压(VDDPE-Vth)，然后使用上拉/下拉电路126将这种预充电电压调整到目标电压VBL_opt。位线对BL和BLB的预充电电压响应于上拉信号VSFT_PU和下拉信号VSFT_PD调整到目标电压 VBL_opt。
[0134]利用以上描述，NMOS晶体管N23和N24提供粗略的预充电电压(VDDPE-Vth)而无需电源电压和地之间的电流通路。
[0135]图18是示意地示出图17中示出的SRAM器件的位线预充电操作的波形图。参照图18，位线对BL和BLB使用NMOS晶体管N23和N24预充电到粗略的预充电电压(VDDPE-Vth)，然后位线对BL和BLB的预充电电压被调整到目标电压VBL_opt。
[0136]在TO处，随着预充电控制信号PCHG变换到高电平，预充电/均衡电路122c的NMOS晶体管N23和N24导通。位线对BL和BLB被预充电到粗略的预充电电压VD1 (VDDPE-Vth)。粗略的预充电电压VD1确定为VDDPE-Vth，其中Vth是NMOS晶体管N23和N24的阈值电压。
[0137]在Tl处，预充电控制信号PCHG变换到高电平，并且上拉信号VSFT_PU变换到低电平。在上拉信号VSFT_PU为低电平的持续时间期间，位线对BL和BLB的预充电电压从粗略的预充电电压VD1调整到目标电压VBL_opt。
[0138]在T2处，均衡信号EQ和上拉控制信号VSFT_UP变换到高电平，并且字线WL变换到用于读操作的高电平。随着通路晶体管PTl和PT2导通，位线对BL和BLB的预充电电压开始发展成为电压差dV。
[0139]在T3处，感应放大器使能信号SAE变换到高电平，并且因此感应放大器124被激活以开始感应操作。感应放大器124检测位线对BL和BLB之间的电压差。位线对BL和BLB的预充电电压在执行感应操作的时间T4处发展为具有电压差dV。可替换地，可以在感应放大器使能信号SAE变换到高电平的时间T3处确保电压差dV。
[0140]在T5处，预充电控制信号PCHG、字线WL、以及感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且另一预充电操作在位线对BL和BLB上执行。
[0141]根据示例性实施例，位线对BL和BLB首先预充电到粗略的预充电电压VD1，然后使用上拉/下拉电路126将这种粗略的预充电电压调整到目标电压VBL_opt。
[0142]图19是示意地示出根据本发明构思的示例性实施例的SRAM器件100的电路图。参照图19，SRAM器件100包括在预充电操作期间控制位线对BL和BLB的预充电电压的预充电/均衡电路122d和箝位(clamp)控制单元136。这里，存储单元112和感应放大器124与图17中示出的那些本质上相同，并且因此省略其描述。
[0143]预充电/均衡电路122d本质上类似于图17的预充电/均衡电路122c，除了从箝位控制单元136提供的箝位电压Vclp_ref施加于NMOS晶体管N23和N24的栅极。使用预充电控制信号PCHGB将箝位电压Vclp_ref提供给NMOS晶体管N23和N24的栅极。例如，在预充电控制信号PCHGB的低电平间隔期间，PMOS晶体管P40导通，而NMOS晶体管MO截止。此时，箝位电压Vclp_ref提供给匪OS晶体管N23和N24的栅极。
[0144]预充电/均衡电路122d包括向位线对BL和BLB提供第一驱动电压VDDCE的NMOS晶体管N23和N24。预充电/均衡电路122d还包括均衡位线对BL和BLB的PMOS晶体管P5。在预充电控制信号PCHGB的低电平间隔期间，箝位电压Vclp_ref提供给NMOS晶体管N23和N24的栅极。在这种情况下，NMOS晶体管N23和N24导通，以便开始利用第一驱动电压VDDCE来预充电位线对BL和BLB的操作。但是，如果位线对BL和BLB的预充电电压增加到关闭电平(Vclp_ref-Vth)，则NMOS晶体管N23和N24截止。这里，“ Vth”指示NMOS晶体管N23和N24中的每一个的阈值电压。例如,如果NMOS晶体管N23和N24中的每一个的栅极-源极电压Vgs低于阈值电压Vth，则使用NMOS晶体管N23和N24的预充电操作停止。因此，位线对BL和BLB可以预充电到关闭电平(Vclp_ref-Vth)。参考电压生成器133b被控制，以使得关闭电平(Vclp_ref-Vth)等于确保感应操作所必需的目标电压。
[0145]在这种情况下，位线对BL和BLB使用箝位控制单元136预充电到目标电压VBL_opt。因此，不需要电平调整操作(例如，位线对BL和BLB上的上拉或下拉操作)。
[0146]此外，在不使用第二驱动电压VDDPE的情况下将位线对BL和BLB预充电到目标电压VBL_opt。因此，与双电力布线相比，电力布线被简化。
[0147]图20是示出图19中示出的SRAM器件的位线预充电操作的电压波形图。参照图20，从预充电/均衡电路122d的激活时间点开始，位线对BL和BLB被预充电到目标电压VBL—opt。
[0148]在TO处，预充电控制信号PCHGB变换到低电平，并且箝位电压Vclp_ref施加于预充电/均衡电路122d的NMOS晶体管N23和N24。此时，位线对BL和BLB预充电到目标电压 VBL_opt( = Vclp_ref-Vth)。
[0149]在Tl处，预充电控制信号PCHGB变换到高电平。字线WL变换到用于读操作的高电平，并且通路晶体管PTl和PT2导通。因此，位线发展操作开始。
[0150]在T2处，感应放大器使能信号SAE变换到高电平，从而感应放大器124被激活。因此，感应操作开始。感应放大器124检测位线对BL和BLB之间的电压差dV。位线对BL和BLB的预充电电压在执行感应操作的时间处发展为具有电压差dV。
[0151]在T3处，预充电控制信号PCHG变换到低电平，并且字线WL和感应放大器使能信号SAE变换到低电平。此时，通路晶体管PTl和PT2截止，并且另一预充电操作在位线对BL和BLB上执行。
[0152]因为只有用于驱动电压VDDCE的电力线被布线，所以与双电力布线相比，驱动电压VDDCE的布线被简化。此外，因为不需要位线对BL和BLB的上拉电压或下拉电压的操作，所以感应操作被快速执行。
[0153]图21是示出根据本发明构思的示例性实施例的便携式终端的框图。参照图21，便携式终端1000包括图像处理单元1100、无线收发器单元1200、音频处理单元1300、图像文件生成单元1400、非易失性存储器1500、用户界面1600和控制器1700。
[0154]图像处理单元1100包括镜头1110、图像传感器1120、图像处理器1130和显示单元1140。无线收发器单元1200包括天线1210、收发器1220和调制解调器1230。音频处理单元1300包括音频处理器1310、麦克风1320和扬声器1330。
[0155]便携式终端可以包括各种半导体器件。例如，控制器1700可以包括低功率和高性能应用处理器。控制器1700可以包括多核处理器。控制器1700还包括其中应用了本发明构思的预充电技术的SRAM器件1750。SRAM器件1750以双电力方式驱动。使用根据示例性实施例的预充电操作，SRAM器件1750可以可靠地执行读操作。
[0156]根据本发明构思的示例性实施例的片上系统可以使用各种封装技术封装，包括
[0157]层叠封装(PoP)、球栅阵列(BGA)、芯片规模封装(CSP)、塑料式引线芯片承载封装(PLCC)、塑料双列直插式封装(ΗΠΡ)、晶片包中管芯封装(Die inffaffle Pack)、晶片形式的管芯封装(Die in Wafer Form)、板上芯片技术(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、缩小外型封装(SSOP)、薄型小尺寸封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、或晶片级处理堆栈封装(WSP)。
[0158]尽管已经参照本发明构思的示例性实施例示出和描述了本发明构思，但对本领域普通技术人员明显地是，可以对其进行形式和细节上的各种改变而不脱离权利要求限定的本发明构思的精神和范围。
【权利要求】
1.一种静态随机存取存储器(SRAM)器件，包括: 存储单元，被供应有第一驱动电压并且被配置为存储数据； 位线对，连接到存储单元； 感应放大器，连接到位线对并且被供应有低于第一驱动电压的第二驱动电压；以及 控制逻辑，被配置为从第一驱动电压和第二驱动电压中选择预充电电压，将位线对预充电到预充电电压以及将预充电电压调整到目标电压。
2.如权利要求1所述的SRAM器件，其中如果第二驱动电压高于预定电压，则控制逻辑被配置为选择第二驱动电压作为预充电电压，并且如果第二驱动电压低于预定电压，则控制逻辑被配置为选择第一驱动电压作为预充电电压。
3.如权利要求2所述的SRAM器件，其中所述预定电压相应于最小预充电电压，低于该最小预充电电压，感应放大器不能检测存储在存储单元中的数据。
4.如权利要求1所述的SRAM器件，其中如果第一驱动电压和第二驱动电压的驱动电压差小于预定电压差，则控制逻辑被配置为选择第二驱动电压作为预充电电压，并且如果驱动电压差大于预定电压差，则控制逻辑被配置为选择第一驱动电压作为预充电电压。
5.如权利要求4所述的SRAM器件，其中所述预定电压差约为250毫伏。
6.如权利要求1所述的SRAM器件，还包括: 电力开关，被配置为根据控制逻辑的控制选择预充电电压；以及 预充电/均衡电路，被配置为根据控制逻辑的控制将位线对预充电到预充电电压。
7.如权利要求4所述的SRAM器件，其中所述控制逻辑包括被配置为检测驱动电压差并且基于检测结果生成选择信号的电平检测器，并且还包括: 电力开关，被配置为根据选择信号选择预充电电压；以及 预充电/均衡电路，被配置为根据控制逻辑的控制将位线对预充电到预充电电压。
8.如权利要求1所述的SRAM器件，还包括: 预充电电压调整电路，被配置为根据控制逻辑的控制将预充电电压调整到目标电压。
9.如权利要求8所述的SRAM器件，其中所述预充电电压调整电路包括: 上拉/下拉电路，被配置为响应于包括上拉和下拉控制信号的控制逻辑的控制使用第一驱动电压和地电压中的一个来上拉或下拉预充电电压。
10.如权利要求8所述的SRAM器件，其中所述预充电电压调整电路包括: 参考电压生成器，被配置为生成目标电压，其中所述控制逻辑被配置为控制参考电压生成器从而使用参考电压生成器的目标电压将位线对的预充电电压调整到目标电压。
11.如权利要求8所述的SRAM器件，其中所述预充电电压调整电路包括: 移位电路，被配置为使用第一驱动电压将预充电电压调整到目标电压， 其中所述控制逻辑被配置为控制移位电路从而将预充电电压调整到目标电压。
12.如权利要求8所述的SRAM器件，其中所述预充电电压调整电路包括: 上拉/下拉电路，被配置为响应于控制逻辑的上拉和下拉控制信号使用第一驱动电压和地电压中的一个来上拉或下拉预充电电压；以及 参考电压生成器，被配置为响应于控制逻辑的控制生成施加于位线对的目标电压， 其中所述上拉/下拉电路和参考电压生成器相互操作地将位线对的预充电电压调整到目标电压。
13.如权利要求1所述的SRAM器件，其中所述控制逻辑被配置为基于SRAM器件的操作模式选择预充电电压。
14.如权利要求12所述的SRAM器件，其中如果SRAM器件的操作模式是高速操作模式，则第二驱动电压被选择为预充电电压，以及如果SRAM器件的操作模式是低速操作模式，则控制逻辑被配置为选择第一驱动电压作为预充电电压。
15.—种在静态随机访问(SRAM)器件中执行位线预充电操作的方法，包括: 向存储单元提供第一驱动电压； 向感应放大器提供第二驱动电压，其中第二驱动电压低于第一驱动电压； 选择第一驱动电压和第二驱动电压中的一个作为预充电电压； 提供预充电电压到电连接到存储单元的位线对；以及 在开始感应操作之前将预充电电压调整到目标电压。
16.如权利要求15所述的位线预充电方法，其中选择预充电电压包括: 检测SRAM器件的操作模式； 如果检测结果相应于高速操作模式，则选择第二驱动电压作为预充电电压；以及 如果检测结果相应于低速操作模式，则选择第一驱动电压作为预充电电压。
17.如权利要求15所述的位线预充电方法，其中选择预充电电压包括: 检测第一驱动电压和第二驱动电压的驱动电压差； 如果驱动电压差小于预定电压差，则选择第二驱动电压作为预充电电压；以及 如果驱动电压差大于预定电压差，则选择第一驱动电压作为预充电电压。
18.如权利要求15所述的位线预充电方法，其中选择预充电电压包括: 比较第二驱动电压与预定电压； 如果第二驱动电压大于预定电压，则选择第二驱动电压作为预充电电压；以及 如果第二驱动电压小于预定电压，则选择第一驱动电压作为预充电电压。
19.一种静态随机存取存储器(SRAM)器件，包括: 位线对； 存储单元，连接到位线对并且被电供应有第一驱动电压； 预充电电压源，电连接到位线对的一端； 感应放大器，连接到位线对的相对端并且被供应有低于第一驱动电压的第二驱动电压， 控制逻辑，被配置为控制预充电电压源从而在感应放大器开始感应操作之前将位线对预充电到目标电压。
20.如权利要求19所述的SRAM器件，其中所述预充电电压源包括第二驱动电压和上拉/下拉电路的输出，其中控制逻辑向上拉/下拉电路提供上拉和下拉控制信号，其中第二驱动电压电耦接到位线对的一端以及上拉/下拉电路。
21.如权利要求19所述的SRAM器件，其中所述预充电电压源包括第一驱动电压和箝位控制单元， 其中第一驱动电压电耦接到位线对的一端， 其中所述箝位控制单元被配置为响应于控制逻辑的控制向NMOS晶体管的栅极提供电压，其中所述电压是目标电压和NMOS晶体管的阈值电压的总和。
【文档编号】G11C11/413GK104425008SQ201410414936
【公开日】2015年3月18日 申请日期:2014年8月21日 优先权日:2013年8月30日
【发明者】崔钟祥 申请人:三星电子株式会社