专利名称：具有减少数据总线负载的半导体存储器器件的制作方法
技术领域：
本发明是关于能够减少数据总线负载和增加数据传送速度的半导体存储器器件。
一般而言，数据总线用于在诸如动态随机存取存储器，静态随机存取存储器和只读存储器或类似的存储器的半导体存储器器件中的数据传送。数据总线具有诸如路径电容，附加电容，薄层电阻或类似阻抗的负载，从而造成了数据传送的延迟，路径电容一般被称为固有电容是在数据总线和半导体基片之间产生的，而附加电容通常被称为耦合电容，它是在相邻的数据总线之间产生的。
参看
图1，后面将介绍普通的16M(兆)静态随机存取存储器(以后称SRAM)。
参看图1，图1中以方框形式给出了普通的16M SRAM，如图中所示，普通的16M SRAM包括64个存储器块1001-1064，而其中的每一块具有256K位的存储能力。即，64个存储块1001-1064的每一个在水平方向上包括128个存储单元，在垂直方向上包括2048个存储单元。一般而言，随着半导体存储器器件在规模上越来越大，位线负载诸如薄层电阻，路径电容，附加电容和耦合电容均增加，增加的位线负载在数据的输入和输出上产生坏的影响，造成对一个存储块中存储单元数目的限制。由于这个原因，半导体存储器件包括大量的存储块。这里，耦合电容表示在位线和存储单元之间的接触点上产生的电容。
普通的16M SRAM进而包括64个第一级读出放大器阵列1101-1164，该阵列的每一个从存储块1001-1064中相应的一个读出8个输出位，这里从存储块1001-1064中的每一个输出位的数目仅仅是以8位为例，根据半导体存取存储器器件的不同，输出的位数是可以不同的。
普通16M SRAM进而包括64个第二级读出放大器1201-1264，用于以8位为加权单位从第一级读出放大器阵列1101-1164中读出输出位。第二级读出放大器1201-1264的输出位通过以8位为加权单位加在8位数据总线上，普通16M SRAM进而包括8个第三级读出放大器1301-1308，用于分别在对应数据总线上读出位。数据总线具有如此长度，以至从所有存储块1001-1064中输入单元数据。
其结果是，随着半导体存储器装置在规模上变大，数据总线在长度上增加，造成了负载的增加，数据总线的负载增加造成了数据传输的延迟。
进而，为了驱动增加了负载的数据总线，必须增大读出放大器的尺寸，增大读出放大器的尺寸会减少数据读出速度和增加了布图面积。
考虑到这个关系，就需要数据总线负载减小电路去减小数据总线负载，这样就能增加数据传输速度，减小读出放大器的布图面积。
鉴于上述问题，提出了本发明。本发明的目的是提供一半导体存储器器件，该器件能够减少数据总线的负载，以增加数据传输速度，减小读出放大器的布图面积。
根据本发明，可以通过提供一半导体存储器器件可以实现上述和其它的目的。该半导体存储器件包括多个用于存储数据的存储块，以及多个用于读出存储在多个存储块中数据的读出放大器装置，这样的半导体存储器件还包括用于传送由多个读出放大器读出的数据的数据总线，数据总线被分为第一部分和第二部分；和数据总线减少装置，以响应第一和第二数据总线控制信号选取所划分的第一和第二数据总线部分中的一个，从而使得被选取的数据总线部分能够根据一个存储块的地址从多个存储块中选出的一个中输入数据，而另一个没被选中的数据总线部分能具有最小的负载，第一和第二数据总线控制信号根据存储块地址的最高有效位产生。
从下面结合附图的详细描述中可以更清楚地理解本发明的上述和其它目的，特点和优点。
图1是通常16M SRAM的方框图；图2A是本发明实施例中的16M SRAM的方框图；图2B是图2A的数据总线负载减少电路的详细的电路图；图3是图2A 16M SRAM操作的时序图；现在，具有本发明实施例中的数据总线负载减少电路的16MSRAM将参照图2A和2B加以详细地描述。
参看图2A，这里示出了本发明实施例的16M SRAM的方框图，如该图所示，16M SRAM包括64个存储块2001-2064，每一个存储块都具有256数位的存储能力。这就说，64个存储块2001-2064中的每一个在水平方向包括128个存储单元，在垂直方向上包括2048个存储单元。
16M SRAM进而包括64个第一级读出放大器阵列2101-2164，它们当中的每一个从存储块2001-2064中的相应的一个读出8位输出位。这里，从存储块2001-2064中的每一个输出的输出位的数目是以8位作为例子，根据半导体存储器器件类型的不同，输出位的位数可以是不同的。
16M SRAM进而包括64个第二级读出放大器2201-2264，以分别读出以8位为权重单位的从第一级读出放大器阵列2101-2164中输出的输出位。第二级读出放大器2201-2264中的输出位以8位为加权单元被放置在8个数据总线上。
数据总线被分为两个部分，即，第一数据总线部分对应着第1至第32个存储块，第二数据总线部分对应着第33至第64个存储块。数据总线负载减少电路2400是连接在第1和第2数据总线部分之间，以从它们当中选取1个出来。
16M SRAM进而包括8个第三级读出放大器2301-2308，用于通过数据总线负载减少电路2400分别在所选的数据总线部分中读出各个位。
参看图2B，图2B示出了在图2A中数据总线负载减少电路2400详细的电路图，在这个图里标号SO1L至SO8L和SO1L至SO8L分别表示数据总线的第一部分，而标号SO1R至SO8R和SO1R至SO8R分别表示数据总线的第二部分，在第一数据总线部分中，数据总线SOL和数据总线SOL是互相互补的，用来传送互补位。类似地，在第二总线部分，数据总线SOR和数据总线SOR是互相互补的，用以传送互补位。
如图2B所示，数据总线负载减少电路2400由多个的CMOS晶体管2511-2586组成，它们当中的每一个是通过把P型金属氧化物半导体(以后称PMOS)晶体管的漏极和源极与N型金属氧化物半导体(以后称NMOS)晶体管的漏极和源极联在一起形成的。每一对互补数据总线对应着CMOS晶体管2511-2586中的6个，在每一个CMOS晶体管2511、2513、2521、2523……，2581和2583中，第一数据总线控制信号PSOLZL施加在PMOS晶体管的栅极，第一数据总线控制反信号PSOLZL施加在NMOS晶体管的栅极，PMOS和NMOS晶体管的漏极共同联接到数据总线第一部分的SO1L-SO8L和SO1L-SO8L中对应的一个。PMOS和NMOS晶体管的源极共同联到第三极读出放大器2301-2308中对应的一个。类似地，在CMOS晶体管2514、2516、2524、2526、……2584和2586当中的每一个内，第二数据总线控制信号PSOLZR施加到PMOS晶体管的栅极，第二数据总线控制反信号PSOLZR施加到NMOS晶体管的栅极，PMOS和NMOS晶体管的漏极共同联到数据总线第二部分SO1R-SO8R和SO1R-SO8R当中对应的一个，PMOS和NMOS晶体管的源极共同联接到第三极读出放大器2301-2308中相应的一个。第三极读出放大器2301-2308中的每一个从在数据总线减少电路2400内的CMOS晶体管2511-2586的输出位SO1-SO8和SO1-SO8中读出相应的1个。
CMOS晶体管2512、2522……2582用于分别平衡第一部分的互补数据总线，即在CMOS晶体管2512、2522……、2582的每一个内，PMO和NMOS的漏极共同联接到第一部分的数据总线SO1L-SO8L中相应的一个，PMOS和NMOS晶体管的源极共同联接到第一部分的数据总线SO1L-SO8L的对应的1个。第一数据总线控制信号PSOLZL施加到NMOS晶体管的栅极，第一数据总线控制反信号PSOLZL施加到PMOS晶体管的栅极。
类似地CMOS晶体管2515、2525……2585被采用来分别地平衡第二部分的互补数据总线。即，在CMOS晶体管2515、2525……2585的每一个中，PMOS和NMOS晶体管的漏极共同联接到第二部分数据总线SO1R-SO8R中相应的1个，PMOS和NMOS晶体管的源极共同联接到第二部分的数据总线SO1R-SO8R的相对应的1个。第二数据总线控制信号PSOLZR施加到NMOS晶体管的栅极，第二数据总线控制反信号PSOLZR施加到PMOS晶体管的栅极。
通过适当地组合存储块地址最高位，平衡信号和第二极读出放大器的启动信号可以产生第一和第二数据总线控制信号PSOLZL和PSOLZR，这些在以后将结合数据总线负载减小电路2400详细地加以描述。值得注意的是，当不被选取时，每一个平衡CMOS晶体管2512、2522……2582、2515、2525……2585平衡相应的数据总线。因此，数据的输入和输出能够稳定地执行。
以下结合图3详细地描述数据总线负载减少电路2400的操作。
图3给出了在数据总线负载减小电路2400内的输入输出波形的时序图。如图所示，当存储块地址的最有效高位是逻辑“1”时，第一数据总线控制信号PSOLZL是逻辑“1”。同样，在存储块地址最有效高位是逻辑“0”的情况下，从平衡信号的下降沿到第二极读出放大器启动信号的上升沿，第一数据总线控制信号PSOLZL仍保持在它的逻辑“1”。
当存储块地址的最高有效位是逻辑“0”时，第二数据总线控制信号PSOLZR是逻辑“1”。同样，在存储块地址最高有效位是逻辑“1”时，从平衡信号的下降沿到第二极读出放大器启动信号的上升沿时，第二数据总线控制信号PSOLZR仍然维持在它的逻辑“1”。
当第一数据总线控制信号PSOLZL是逻辑“0”时，数据总线负载减小电路2400选取第一部分数据总线SO1L-SO8L和SO1L-SO8L，与此相反，当第二数据总线控制信号PSOLZR是逻辑“0”时，数据总线负载减小电路选取第二部分数据总线SO1R-SO8R和SO1R-SO8R。即，数据总线负载减小电路2400仅仅选取被划分的数据总线部分中被启动的一个，没有被选取的数据总线部分被平衡，因而其中不产生负载。结果是，整个数据总线负载减少了一半(50％)。例如，通过响应第一和第二数据总线控制信号PSOLZL和PSOLZR有选择地组合第一和第二部分数据总线位SOjL、SOjL、SOjR和SOjR可以获得第j个互补位SOj和SOj。
作为替换的方法，可以直接使用存储块地址的最高有效位为第一和第二数据总线控制信号PSOLZL和PSOLZR。
当然，通过在从平衡信号的下降沿到第二级读出放大器启动信号的上升沿期间平衡所有数据总线，可以使整个数据总线负载减小得更多。
进而，数据总线可以至少分为3部分。在这种情况下，数据总线控制信号必须适当被重新调整为仅仅选取被划分的数据总线部分中被启动的一个。
从上述描述很明显地可以看出，根据本发明，仅仅被划分为数据总线部分的所希望的一个被选取，使得没有被选取的总线部分不产生负载，因此，整个数据总线负载能够显著地减小，结果是，本发明具有增加数据传送速度和减小读出放大器布图面积的效果。
虽然出于图示的目的已经公开了本发明的优选的实施例，在不脱离权利要求所公开的发明的范围和精神条件下，所属领域的技术人员可以进行各种修改，增加和替换。
权利要求
1.具有用于存储数据的多个存储块和用于把在所述多个存储块内存储的数据读出的多个读出放大器装置的半导体存储器器件包括数据总线，用于传送由所说多个读出放大器装置读出的数据，所说的数据总线被分为第一和第二部分；和数据总线负载减小装置，用于响应第一和第二数据总线控制信号而选出所说划分的第一和第二数据总线部分中的一个，使得选出的数据总线部分能由响应于存储块地址从所说大量存储块中选中的一个输入数据，而另一个没有被选中的数据总线部分能具有最小化的负载，所述第一和第二数据总线控制信号是响应存储块地址的最高有效位产生的。
2.权利要求1的半导体存储器器件，其中，在大量存储块中间的基础上把所说的数据总线划分为所述第一和第二部分；和其中，所述第一和第二数据总线控制信号是存储块地址的最高有效位。
3.权利要求2的半导体存储器器件，其中，从平衡信号的下降沿直到读出放大器启动信号的上升沿，所述第一和第二数据总线控制信号维持在它们的激励状态以均衡所述第一和第二数据总线部分这两者。
4.权利要求2的半导体存储器器件，其中所说的数据总线负载减小装置包括多个第一开关装置，当第一数据总线控制信号保持在它的不激活状态时，每一个所说多个开关装置选取所说第一数据总线部分的所说数据总线的对应的一个；多个第二开关装置，当第二数据总线控制信号保持在它的不激活状态时，每一个所说多个开关装置选取所说第二数据总线部分所说数据总线的对应的一个；多个第一平衡装置，当第一数据总线控制信号维持在它的激活状态时，所说多个第一平衡装置的每一个平衡所说第一数据总线部分的所说数据总线相对应的一个；多个第二平衡装置，当第二数据总线控制信号维持在它的激活状态时，所说多个第二平衡装置的每一个平衡所说第二数据总线部分的所说数据总线的相对应的一个。
5.权利要求3的半导体存储器器件，其中，所说数据总线负载减小装置包括；多个第一开关装置，当第一数据总线控制信号维持至它的不激活状态时，所说多个第一开关装置的每一个选取所说第一数据总线部分的所说数据总线的相对应的一个；多个第二开关装置，当第二数据总线控制信号维持在它的不激活状态时，所说的多个第二开关装置的每一个选取所说第二数据总线部分的所说数据总线的相对应的一个；多个第一平衡装置，当第一数据总线控制信号维持在它的激活状态时，所说多个第一平衡装置平衡所说第一数据总线部分的所说数据总线的相对应的一个；和多个第二平衡装置，当第二数据总线控制信号维持在它的激活状态时，所说多个第二平衡装置的每一个平衡所说第二数据总线部分的所说数据总线的相对应的一个。
全文摘要
半导体存储器器件，包括多个存储块和多个读出放大器，及用于传送数据的数据总线。数据总线划分为第一和第二部分，半导体存储器件进而包括数据总线负载减轻电路，用于响应第一和第二数据总线控制信号而选取被划分为第一和第二数据总线部分中的一个。被选中的数据总线部分根据存储块的地址从多个存储块中选中的一个输入数据。没有被选中的另一部分具有最小化的负载。第一和第二数据总线控制信号根据存储块地址的最高有效位产生。
文档编号G11C7/10GK1125887SQ9510910
公开日1996年7月3日 申请日期1995年7月7日 优先权日1994年7月7日
发明者权健兑, 赵庸哲 申请人:现代电子产业株式会社