专利名称：一种半导体存储器的制作方法
技术领域：
本发明涉及一种带有开路位线的半导体存储器，特别涉及一种即使当一串要被写入存储器的位序列逻辑向一侧移位时，也能保持足够的操作余地的半导体存储器。
作为一种用于存储顺序数据(如文件数据)的大容量半导体存储器，现在已有一种带有开路位线的DRAM(动态随机存取存储器)。
这种现有的DRAM技术公开于日本专利公开平82086/97中。
图8为说明这种现有DRAM的结板的方框图。
在图8的DRAM中，由字线选定的存储单元8的电荷通过位线传输到次读出放大器(在下文中简称为SSA)7，该次读出放大器由四对位线共用，这四对位线轮流接通到该次读出放大器，并被放大以由经一对主位线连接到该SSA7上的一个主读出放大器(在下文中简称为MSA)6所读出。该MSA6的读出逻辑由数据锁存器5(在下文中简称为DAL)锁存。
这样，被写入连接到每个SSA的四对位线之一的存储单元中的数据由一定数目(例如16)的按列排布且由字线选择的DAL中的每一个所锁存。
被锁存于DAL中的数据轮流被由选择信号YSW控制的每个多路复用器(在下文简称为MUX)4所选择，并串行地被传输到一个读放大器(在下文中简称为RAMP)3，以通过一条读/写总线(在下文中简称为RW总线)2和一个输入/输出缓冲器100输出。在被锁存于DAL中的数据被串行读出时，被写入每个连接到每个SSA的下一组四对位线的存储单元中的数据由随后要被DAL锁存的MSA所读出。
通过改变要连接到每个SSA的位线对而重复上述过程四次，把已写入由字线选中的存储单元(例如64个存储单元)中的数据分为四个子周期16位、16位地读出。
要把串行数据写入DRAM中时，传输到输入/输出缓冲器100的串行数据由写放大器(在下文中简称为WAMP)2放大，并被每个由选择信号YSW控制的MUX轮流选择的每个DAL顺序锁存。在串行数据的每个位的逻辑值被每个DAL锁存后，各逻辑值并行地传输到每个MSA。该MSA6对通过SSA7连接四对位线中的一对位线，并由字线所选出的存储单元充电。
通过改变连接到每个SSA的位线对重复上述过程四次，串行数(例如64位)被分为四个子周期，16位、16位地写入由字线选中的64个存储单元中。
在该开路位线DRAM中，在多条位线与字线的交点上有一个存储单元，该位线的优点是有利于形成大规模的存储器件。但是，该开路位线DRAM的缺点是当要被写入的位序列的逻辑值向一侧位移时(变为“0”或“1”)存储单元中的电荷易于因通过字线与位线之间的寄生电容加到字线上的噪声而泄漏，因而减少了刷新存储单元所需的操作余地。
在采用每对互补的开路位线的DRAM中，如当所有被写入的位的逻辑值为“0”或“1”时，则后一侧开路位线变为高电平。因此，在该侧的未激活字线的电势可能通寄生电容(如图7中所示的CP0、CP1)升高到接近于存储单元MOS晶体管的阈值电压，从而引起该位线上的电荷通过存储单元MOS晶体管泄漏到存储单元电容上。
当对由字线选中的存储单元的写入或刷新操作分为四个子周期按上述的现有技术中的方式进行时，则加到字线上的噪声下降到原来的1/4，而被激活的位线数目也为原来的1/4。但是，有时把噪声降为原来的1/4也不足以在有大存储容量的DRAM中保留必要操作余地。通过把写入操作过程分成更多的子周期，可以进一步减少加到字线上的噪声。但是，存取次数会随着子周期的数目的增加而增加，结果增加了用于对一定数目的存储单元进行写入或刷新所需的总的周期时间。
因此，本发明的主要目的是提供一种具有开路位线的DRAM，其中加到字线上的噪声被限制在一定的范围内，这样即使在要被写入的位序列的逻辑值移位到其中一侧时，也可保留必要的操作余地。本发明的另一个目的是提供一种带有开路位线并能减少耗电量的DRAM。
为了实现上述目的，本发明的半导体器件中包括一个用于在位序列的逻辑平衡向一侧偏移时，把每个位序列的固定部分的逻辑值取反的逻辑取反装置，具有位每个序列位固定的数被同时写入由半导体存储器的字线所选中的存储单元中；一个用于对每个位序列记录其固定部分的逻辑值是否取反的取反记录装置。
当在每个位序列中具有多数逻辑值的位数所占经率大于总数的3/4时，则该逻辑平衡被确定向一侧偏移，且当逻辑平衡偏移时，可以对一部分位(例如对奇数位)求反。因此，取多数逻辑值的位数与被同时写入存储单元中的位数之间的比率可小于3/4，从而可以通过位线之间的寄生电容减少加到字线上的噪声。
另外，用于写入数据的位线的平均电势可被限制于位线的预充电电压左右的一定范围之内。因此，当数据被写入连接到开路位线对一侧的存储单元时，通过在数据写入之后短暂地使位线短路，可使该开路位线对的另一侧的电势保持一预充电电势，以节省耗电量，而又不会增加预充电的时间。
在下文的说明、权利要求和附图中，上述本发明的目的缺点和优点将变得更加清楚，其中相同的标号将表示相同或对应的部分。
图1为说明根据本实施例的DRAM的部分结构的功能框图；图2A为说明图1中的数据取反信号REV有效的一种情况的示意图；图2B为说明图1中的数据取反信号REV无效的另一种情况的示意图；图3A为说明图1中的DRAM的数据写入的流程图；图3B为说明图1中的DRAM的数据读出的流程图；图4为表示图1中的LRV的一个具体实例的电路图；图5为表示带有图1中的输入/输出缓冲器10的数据存储装置的具体电路结构的一个实例的电路图；图6为表示本发明第二实施例的部分结构的示意图；图7为表示字线与位线之间的寄生电容CP0、CP1……的示意图；图8为简要表示根据现有技术的DRAM的结构的方框图。
下面结合
本发明的实施例。
图1为说明根据该实施例的DRAM的部分结构的功能框图。
与图8所示的DRAM类似，图1中的DRAM中包括一个输入/输出缓冲器10、通过RW总线连接到该输入/输出缓冲器10的一个WAMP2和一个RAMP3、一定数目(例如16个)的MSA装置，这些MSA装置按列分布并轮流地与由选择信号YSW控制的MUX所选择的WAMP2或RAMP3彼此串联。每个MSA装置中包括一个MUX4、一个DAL5、一个MSA6、一个SSA7以及连接到四对共用SSA7的位线的存储单元8。
与图8的DRAM不同之处在于，图1中的输入/输出缓冲器在数据存储信号REC有效时具有存储输出数据的功能，除了图8所示的结构外，图1中的DRAM还包括一个连接到RW总线的计数器(在下文中简称为CTR)11，一个由一定数目的MSA装置所共同并连接于每个MSA装置的DAL5与MSA6之间的逻辑取反装置(以下简称为LRV)12，一个取反记录装置，该取反记录装置由外加的一个MSA装置构成，其中包括一个DAL13、一个MSA14、一个SSA5以及连接到共用SSA15的四对位线的其中一对位线的存储单元16。
在下文中，对本实施例的DRAM进行说明，并假设该DRAM中，有从第一至第16，共16个MSA装置以及一个外加MSA装置。
传输到输入/输出缓冲器10并由WAMP2所放大的数据的各个位的逻辑值由被各个MUX4根据选择信号YSW顺序轮流选中的多个DAL逐位锁存。这样16位的位序列被转换为并行数据。
该16位的位序列也传输到连接RW总线的CTR11。该CTR11计数在该位序列中具有相同逻辑值(例如逻辑值为“1”)的位数n，当n不大于3或大于12时，也就是说当n＜N/4或＞3N/4时，CTR11使数据取反信号REV有效，其中N为MSA装置的数目，或要在一个周期内写入的位序列的位宽度。
该数据取反信号REV被传输到LRV12和DAL13。当数据取反信号REV有效时，LRV12对被DAL5锁存并要传输到MSA6的位序列中的每个奇数位的逻辑值求反，也就是说，对第一、第三、……第15MSA装置的DAL的逻辑值取反，这一过程将在下文中参照图4进行说明。因此，在本实施例中具有要被同时写入存储单元8中的相同逻辑值的位的比率被限制为小于3N/4，也就是说不大于11/16。
当该数据取反信号REV有效时，外加的MSA装置的DAL13把具有作为取反记录标志的逻辑值“1”的位传输到MSA14中。
然后，取反后的位序列和取反记录标志被通过SSA7和15以及其中每个分别连接到该SSA7和15上的位线对写入由字线所选中的存储单元8中。
现在参照图2A和2B说明由LRV12执行的位序列取反过程。
图2A为说明数据取反信号REV有效的情况的示意图，图2B为说明数据取反信号REV无效情况的示意图。
在图2A的输入数据中，只有第三位的逻辑值为“1”其他各位的逻辑值为“0”。CTR11计数逻辑值为“1”的位的数目n。该数目n不大于3，则CTR11使数据取反信号REV有效。LRV12接收到数据取反信号REV后，通过把锁存于DAL5中的数据中的奇数位的逻辑值取反而将锁存于DAL5中的数据传输到MSA6中。因此，如图2A所示该数据中除了第三位之外七个奇数位在MSA6中变为逻辑值“1”。同时逻辑值为“1”的取反记录标志被传输到要被通过SSA15写入的MSA14中。
另一方面，在图2B的输入数据中有5个逻辑值为“1”的位。具有相同逻辑值的位的数目n在4至12之间，则CTR11使数据取反信号REV无效。因此，被锁存于DAL5中的输入数据被原样传输到MSA6中，取反记录标志的逻辑值“0”被传输到MSA14，这两个数据被分别写入存储单元16中。
当要从存储单元读出数据时，已写入存储单元8中的数据由MSA6读出并经过LRV12由DAL5锁存，并串行地传输到由每个MUX4轮流选中的RAMP3。
同时，被写入存储单元16中取反记录标志由MSA14读出，并由DAL13锁存。当取反记录标志的逻辑值为“1”时，DAL13使数据恢复信号REV有效。该数据恢复信号REC被传输到输入/输出缓冲器10。当数据恢复信号REC有效时，该输入/输出缓冲器通过对数据的奇数位的逻辑值取反恢复从存储单元8中读出的数据的逻辑值，其具体过程将在下文中参照图5进行说明。
现在参照图3A和3B中的流程图，说明图1中的DRAM的数据写入和读出的操作步骤。
当要写入输入数据时，把被传输到输入/输出缓冲器10的输入数据通过RW总线传输到WAMP2和CTR11(步骤S1)。CTR11计数具有相同逻辑值(例如逻辑值“1”)的位的数目n(步骤S2)。当(在步骤S3)判断数目n不大于3(n＜N/4)或大于12(n＞3N/4)时，数据取反信号REV有效(步骤S4)。
在接收到有效的数据取反信号REV后，DAL13把取反记录标志置位逻辑值“1”(步骤S5)，并传输到MSA14。
在步骤1中传输到WAMP2的数据被放大并锁存于由MUX4顺序轮流选中的DAL5中。当数据取反信号REV有效时，LRV12把锁存于DAL5中的数据的一半位(例如，如图2A所示的奇数位)的逻辑值取反并传输到MSA6(步骤S6)。
然后，传输给MSA6和MSA14的数据分别通过SSA7和SSA15被写入存储单元8和16(步骤S7)。
当在步骤S3中判断具有相同逻辑值的位的数目n为N/4≤n≤3N/4时，数据取反信号REV无效，并且被锁存于DAL5中的数据原样传输到MSA6，以在步骤S7写入存储单元8，同时取反记录标志的逻辑值“0”传输到MSA14，并写入存储单元16中。
当被写入由字线选中的存储单元8中的数据通过SSA7读出(步骤S11)，并被DAL5锁存的同时，取反记录标志被通过SSA15从由同一字线选中的存储单元16读出，并被DAL13锁存(步骤S12)。
当在步骤S13中判断取反记录标志的逻辑值为“1”时，DAL13使恢复信号REC有效以控制输入/输出缓冲器10。在接收到有效的数据恢复信号REC后，该输入/输出缓冲器10在步骤S14通过把要被输出(步骤S15)的数据的一半位(例如，奇数位)的逻辑值取反，恢复(步骤S14)从DAL5中把通过轮流被MUX4选中的RAMP3串行输出的数据。
当(在步骤S13中)判断取反记录标志的逻辑值为“0”时，使数据恢复信号REC无效，并且输入/输出缓冲器10把从RAMP传来的数据按原样输出(步骤S15)。
现在，参照图4的电路结构的具体实例对LRV12进行说明。
如图4所示，偶数号MSA装置的DAL5的互补输出端直接连接到MSA1的互补输入端。另一方面，奇数号的MSA装置的DAL5的互补输出端通过由数据取反信号REV的反逻辑控制的二个MOS晶体管连接到MSA6的互补输入端，并且通过由数据取反信号REV的逻辑值所控制的二个MOS晶体管交叉连接到MSA6的互补输入端。这样，数据相反信号REV有效时，奇数位的逻辑值被LRV12取反。
图5为说明带有输入/输出端缓冲器10的数据恢复装置的具体电路结构的电路图。
与时钟信号同步地传输到输入端IN的从RAMP3传来的串行数据的被反相器22取反，并且通过第一传输门25连接到输出端OUT。反相器22的输出再次被反相器24取反，并通过第二传输门26连接到输出端OUT。
向触发器21提供一个时钟信号和一个数据恢复信号REC，当数据恢复信号REC有效时，触发器21输出一个具有时钟信号的1/2频率的门控制信号。该门控制信号和通过反相器23获得的反相门控制信号控制的第一和第二传输门25和26轮流导通。这样，在数据恢复信号REC有效时，从RAMP3传来的数据的奇数位的逻辑值被求反。当数据恢复信号REL有效时，触发器21将门控制信号为低电平，以只控制要被导通的第二传输门。
这样，当取反记录标志为“1”时，通过输入/输出缓冲器10执行数据恢复。
除了如上文所述对奇数位的逻辑值取反外，当然还可以对偶数位的逻辑值取反。
如上文所述，根据本实施例具有相同逻辑值并要由MSA6写入的位的比率可被限制为小于3/4，这意味着，被充电为高电平(写入电压Vcc)的位线的比率可被限制为在(3N/4+1)/(N+1)之内，其中包括在该开路位线的任一侧的用于取反记录标志的位线，这样就减少了通过位线之间的寄生电容加到未被选中的字线上的噪声。
以下，结合图1中的实施例对本发明进行说明，其中16个MSA装置中的每一个都具有由四对开路位线所共用的一SSA，该64位数据按与图8中的现有DRAM相同的方式被分为四个子周期进行读写。
但是，本发明的范围不限于该实施例，当对操作的余地要求不那么严格时，可以一次性地把64位的位序列写入每个分别与64个MSA直接相连的64个存储单元。
根据图8中现有技术中的DRAM，通过把读/写操作分为四个子周期，开路位线的每一侧的平均电势Va被限制为Va≤5/8Vcc=(16Vcc+48×1/2Vcc)，其中，1/2Vcc为预充电压。
根据本发明，即使在64位不分为四个子周期被同时读写时，平均电势Va可以被限制为Va＜49/65，这样其噪声的减小量基本上与图8的现有技术相同。
另外，前述每对开路位线将互补地用于写连接到该对开路位线任一侧的存储单元，有利于通过在写存储单元后使成对的两条位线快速短路使该位线的电势初始化为预充电电压。但是，这种写入方法要对在没有被任何字线选择的存储单元一侧的位线充电，从而消耗不必要的电流。
但是，在本发明的DRAM中，只需对连接由字线选中的存储单元的一侧的开路位线充电，而不会降低操作速度。
图6为说明本发明第二实施例的部分结构的示意图。
在图6的实施例中，各对开路位线一侧的位线BL0、BL2、……通过由传输门信号TG0控制的传输门连接到SSA，而各对开路位线的另一侧的互补位线通过由另一传输门信号TG1控制的传输门连接到SSA。
当数据被写入存储单元时，连接没有被字线选中的存储单元的一侧的位线被从SSA上断开，以节省充电电流，并在写存储单元后使被充电位线之间瞬间短路。
如上文所说用于写存储单元的位线的平均电压被限于N/[4(N+1)]Vcc至(3N/4+1)/(N+1)Vcc之间。因此，即使当各对开路位线非互补地使用时在以预充电电压1/2Vcc进行预充电之前，可使位线瞬间短路以减少用于对位线预充电的时间，并可以节省电流消耗。
权利要求
1.一种具有开路位线的半导体存储器件，其特征在于，其中包括一个在各个位序列的逻辑平衡向一侧偏移时，用于对所述位序列的固定部分位的逻辑值取反的逻辑取反装置，其中每个位序列具有要被同时写入由半导体存储器的字线选中的存储单元的固定数目的位；一个用于每个位序列记录该位序列的固定部分的逻辑值是否被取反的取反记录装置。
2.如权利要求1所述的半导体存储器，其特征在于，当数据被写入连接到开路位线对一侧的存储单元时，在该开路位线另一侧仍保持为预充电电势。
3.如权利要求1所述的半导体存储器，其特征在于，当在每个位序列中具有大多数逻辑值的位所占的比率大于3/4时，则确定逻辑平衡向一侧偏移。
4.如权利要求1所述的半导体存储器，其特征在于，通过计数每个位序列具有逻辑值“1”或逻辑值“0”的位的数目来判断逻辑平衡是否向一侧偏移。
5.一带有开路位线的半导体存储器，其特征在于，其中包括一个用于计数在每个位序列中具有逻辑值“1”或“0”的位线的数目的计数器，当具有所述逻辑值“1”或“0”的位数目不在预定的范围内时，使数据取反信号有效，每个位序列具有固定数目的位并被串行传输以同时写入由该半导体存储器的字线选中的存储单元；一个当数据取反信号有效时，用于使每个位序列的固定部分位的逻辑值取反的逻辑取反装置；一个用于在与写入每个位序列的存储单元相关联的外加存储单元中对每个位序列记录该位序列的固定部分的逻辑值是否为取反状态的取反记录装置；一个用于对从已写入其中一个位序列的存储单元中读出的数据的逻辑值进行恢复的恢复装置，该装置在数据恢复信号有效时，通过对该数据固定部分取反进行恢复，当与数据被读出的存储器单元相关联的外加存储单元的逻辑值表明数据的固定部分的逻辑值已被取反时，该取反记录装置使数据恢复信号有效。
6.如权利要求1所述的半导体存储器，其特征在于，固定部分为奇数位。
7.如权利要求1所述的半导体存储器，其特征在于，所述固定部分为偶数位。
8.如权利要求5所述的半导体存储器，其特征在于，所述固定部分为奇数位。
9.如权利要求5所述的半导体存储器，其特征在于，所述固定部分为偶数位。
全文摘要
本发明提供一种具有开路位线的,使得加到字线上噪声可以被抑制到一定范围之内的DRAM,其中包括一个用于在该位序列的逻辑平衡向一侧偏移时,使每个位序列中的固定部分(例如,奇数位或偶数位)的逻辑值取反的逻辑取反装置(12)以及一个用于对每个位序列记录是否该固定部分的逻辑值已被取反的取反记录装置。
文档编号G11C11/409GK1213833SQ98120208
公开日1999年4月14日 申请日期1998年9月30日 优先权日1997年10月1日
发明者杉林直彦 申请人:日本电气株式会社