专利名称：半导体存储器电路的制作方法
技术领域：
本发明涉及一种半导体存储器电路，尤其是一种减少读出放大器功耗，防止错误操作并且可在高速度下工作的半导体存储器电路。
近年来，在微计算机中使用的半导体存储器电路(以后称为“存储器”)的容量每年都在增长。
高速微计算机中存储器容量的增长导致了字线和位线的负载电容增加，使得工作速度降低。因此，为了保持所要求的工作速度，必须将一个存储器分成一些存储块。
在
图1中示出了一种常规的高速半导体存储器电路，图2所示是图1所示半导体存储器电路中的各存储块中的一个，图3所示是存储块中所用的各个读出放大器中的一个。
正如图1至图3中所示，在高速微计算机中使用的常规高速半导体存储器电路由存储块601,602，由地址611最高有效位来选择存储块601,602输出的三态缓冲器603,604，以及用于控制三态缓冲器604的一个反向器605组成。
每一个存储块601,602包含有为将一个地址720译码以选择一字线721的译码器712，响应字线721的选择以使位线722激活的多个存储单元711，用于放大位线722上信号变化的读出放大器阵列710，在预充电信号PRI=0的期间为锁存读出放大器710输出信号的一个数据锁存器709，为产生将提供给读出放大器710的参考电压RREF的一个参考电压发生器708，以及一个反向器706。
每一个读出放大器710包括多个nMOS晶体管807-811，多个pMOS晶体管802-806，一个“或非”(NOR)门801，以及一对反向器812,813。在图2和图3中，PRI表示预充电信号，RD表示读出放大器断开信号，S表示位线，RREF表示参考电压，SOUT表示读出放大器的输出信号，OUT是存储块的输出信号。
在常规存储器中，图1中所示的两个存储器601,602总是被操作的，并且在它们的数据输出OUT0,OUT1中的一个是由地址611的最高有效位选择。然而，由于无论该存储器是否被选中，它们总是被操作的，常规存储器遇到的问题是当存储块的数量增加时功耗由此而增长。为了使存储器在高速度下工作存储块必须一直在操作。
存储器的功耗可以通过断开没有被地址611最高有效位选择的那些存储块来降低。如果那些存储块被断开，那么存储器不能在高速工作。下面将描述关于高速度工作失败的原因。
在描述存储器的整体操作之前，下面先参照图4描述每一个读出放大器710的操作。为了操作读出放大器710，一个由参考电压发生器708产生的预先设定的参考电压RREF施加到读出放大器710。
下面将描述在读出放大器断开信号RD=0时的操作。
在预充电期间901，因为预充电信号PRI=1,NOR门801产生输出“0”。pMOS晶体管805导通，增加了线814的电压。这时，如果位线S是低电平，那么pMOS晶体管803就导通，接通nMOS晶体管809。对线814上的电荷流动以对位线S充电。当位线S的电压升到某一电平时，nMOS晶体管808开始被接通，同时pMOS晶体管803开始被断开。因此，当位线S的电压到达电源电压之前，nMOS晶体管809被关断，结束了位线S的预充电。这样，位线S就被预充电到一个比电源电压稍低的电压，它的值是由pMOS和nMOS晶体管803,808的比例决定的(参看图4中由905表示的预充电电压曲线)。
由于pMOS晶体管805被开通，所以pMOS晶体管806被关断。因为nMOS晶体管811是被参考电压RREF接通以及nMOS晶体管810一致是被接通的，所以一个输入“0”加给反向器812，致使读出放大器产生一个输出信号SOUT“0”。在这期间内，一个地址被确定，并且译码器712选择一根字线721。读出放大器以同样的方式在预充电期间903内工作。
下面将描述采样期902,904。由于在采样期间902,904中预充电信号PRI=0,NOR门801产生输出“1”。因此pMOS晶体管805被关断。假设当一个字线被当做地址译码的结果被选择时，位线上的电压会在期间902降低并且在期间904保持不变。
在期间902内，位线上的电压在期间902内降低。pMOS晶体管803开始被开通，nMOS晶体管808开始被关断。因此，nMOS晶体管809开始被开通，降低了线814的电压。pMOS晶体管806随后开始被开通，加到反向器812的输入的电压开始增加，导致读出放大器产生一个输出信号SOUT“1”。由于位线被预充电到一个比电源电压稍低的电压，所以位线可以高速放电，致使读出放大器可以高速操作。在期间904，因为位线上的电压保持不变，读出放大器的各个部分的电压也保持不变。这样读出放大器产生与期间903一样的输出信号。
当读出放大器断开信号RD=1时，nMOS晶体管807被开通，pMOS晶体管802被关断。NOR门801产生输出“0”。结果nMOS晶体管809被关断，pMOS晶体管805被开通。与预充电信号PRI无关，线814被预充电，并且位线S被nMOS晶体管809断开。因此由于nMOS晶体管811被参考电压RREF开通以及nMOS晶体管810总是开通，故读出放大器一直产生一个输出信号SOUT“0”。这在任何期间都保持为真。从这些描述可以理解，当读出放大器断开信号RD=0时读出放大器被接通，当读出放大器断开信号RD=1时其被断开，与位线不连接，结果就是读出放大器一直产生一个输出信号SOUT“0”。
图5给出了一种半导体存储器的构成电路，用于在常规方法中按地址最高有效位来断开读出放大器，并且存储块可以如图6所示的那样安排。在下面将参考图5,6,7描述该半导体存储器电路的操作。图7是用地址最高有效位断开读出放大器操作的时序图。在图7中，实线表示的是错误操作的波形图，虚线表示的是理想操作的波形图。
在图6中所示的存储块与图2中所示的存储块不同，一个存储块选择信号CS是通过NAND(与非)门1107馈送，而不是通过反向器706，以便为读出放大器1110产生读出放大器断开信号RD。
因为参考电压发生器1108的转换是耗时的，所以一个参考电压接通信号REFON总是接通的。
下面将先描述在图7中的地址最高有效位为“0”的期间1201-1204。期间1201是预充期，对存储块1002的存储块选择信号CS是“1”，选择存储块1002。NAND门1107产生一个输出“0”，读出放大器断开信号RD为“0”。这时读出放大器1110被预充电，然后位线1122被预充电到一个比电源电压低的电压。
另一方面，对存储块1001的存储块选择信号CS是“0”，不选择存储块1001。因此NAND门1107产生一个输出“1”，并且读出放大器断开信号RD成为“1”，断开读出放大器1110。这时位线1122与读出放大器1110断开。这样被断开的位线1122有可能被耦合的其它信号和外部噪声充电。
在期间1202内，由于对存储块1002的存储块选择信号CS是“1”，读出放大器1110在采样状态，所以位线1122被放电。读出放大器产生输出信号SOUT“1”，并且存储块在期间1202结束之前立即产生输出OUT“1”。对存储块1001的存储块选择信号CS是“0”，读出放大器1110继续保持断开。这时，与在期间1201内相同，位线1122有可能被充电。
在期间1203内，读出放大器1110与在期间1201一样被预充电，而在期间1202存储块1002的输出OUT0锁存住读出放大器输出OUT并产生“1”。存储块1001产生一个输出OUT1“0”。
在期间1204内，读出放大器1110以与在期间1202内同样方式操作。然而，由于位线1122保持不变，存储块产生一个输出OUT“0”。
下面将描述图7中地址最高有效位为“1”的期间1205-1208。期间1205是预充电期。对存储块1002连接的读出放大器断开信号RD=0，所以读出放大器1110被预充电，断开了位线1122。同时，如图7所示，位线1122有可能被充电。在存储块1001中，位线1122有可能被预充电，但不会被再次预充，因为它们已经在一个比预定电压还高的一个电压上。
在期间1206内，存储块1002保持与期间1205一样的状态。在存储块1001内，位线1122的电压开始降低。然而，由于其他耦合信号和外部噪声，位线1122已经被充至一个比预定电压还高的电压上，故位线1122的放电时间将比它们没有被预充电时要长。这样，读出放大器输出信号SOUT在一延时后发生改变，使得错误的数据“0”被数据锁存器1109锁存。
在期间1207,1208内，由于位线1122已被放电，读出放大器1110正常操作。然而，在期间1209,1210中当一个存储块的选择发生改变后，读出放大器1110会产生与以上描述同样的错误。
正如以上所述，具有上述结构的用于通过地址最高有效位断开读出放大器的常规存储器有着在存储块之间切换比较慢，往往会产生错误操作的缺点。因此，不可能去使用象这样的常规存储器。
日本公开专利117178/82描述了一个存储器电路，其被分成与各自的差分放大器相关的存储块，它们可在相对高的速度下分别激活读出数据，并不受噪声的影响。日本公开的专利106266/98描述了一种带位线的半导体存储器器件，该位线没有和选择器开关相连，而是与各自的读出放大器相连，读出放大器被选择使能以选择一个位线，使得晶体管的数目减少，线路布局的面积也减少了。同时工作的速度也增加了。在这些专利中描述的位线包括两个互补的位线。存储器电路除了RAM之外，例如ROM和FLASHEEPROM(快闪电可擦可编程只读存储器)使用一个位线来减小版图的面积。即使在上述专利中描述的位线包括有单根位线，但这些专利中没有解决关于在存储块之间切换太慢，会产生错误操作这样问题的方法。
本发明的目的是提供一种可减少读出放大器能耗，避免错误操作以及可在高速度下工作的半导体存储器电路。
依照本发明的一个方面，这里提供了一种包含多个存储块和用于交替地选择存储块的选择电路的半导体存储器电路，每一个存储块包含用于存储数据的多个存储单元，这些存储单元处于多条字线和多条位线的交叉处；还包含用于放大位线上电压变化的多个读出放大器；用于根据选择装置的输出来控制读出放大器的工作状态的读出放大器控制装置；以及用于对与读出放大器连接的位线放电的放电装置，这些读出放大器是被读出放大器控制装置阻止工作的。
每一个存储块有一个数据锁存器用于在预定期间锁存读出放大器的输出。
读出放大器控制装置包括用于当具有读出放大器的存储块没有被选中时向读出放大器输出读出放大器断开信号的一个逻辑电路。放电装置包括由当存储块中的一个没被选中时，用于将位线接地的分别与位线相连的多个MOS晶体管。
依照本发明的另一个方面，这里提供了一个包含多个存储块和用于交替地选择存储块的选择装置的半导体存储器电路，每一个存储块包含用于存储数据的多个存储单元，这些存储单元处于多条字线和多条位线的交叉处；还包含放大与其连接的一位线上电压变化的一个读出放大器；用于选择和将一条位线连接到该读出放大器的一个选择器；用于根据选择电路的输出来控制读出放大器的工作状态的读出放大器控制装置；以及用于位线放电的放电装置，放电装置包括用于放电与未激活的读出放大器连接的位线和与选择器连接的位线的放电装置，该未激活状态由读出放大器控制装置控制，并且如果读出放大器是工作的，该放电装置用于对连接到选择器的未选中的位线放电。
读出放大器控制装置包括用于当存储块中的一个没有被选中时输出读出放大器断开信号的一个逻辑电路，在其中放电装置包括多个MOS晶体管，这些晶体管分别与连接至存储单元的位线和连接至读出放大器的位线相连，以便当这些位线没被选择时将它们接地。
按照本发明的上述结构，一种在高速微计算机中使用的半导体存储器电路包含多个存储块以及防止存储块的读出放大器不需要的操作并将连接到读出放大器的位线设置为低电平的电路。
施加存储块选择信号以交替地选择存储块中的一个，并且那些没被选择的存储块断开在其中的读出放大器。同时，在其中被断开读出放大器的存储块的位线被放电并维持在一个低电平。
由于在没有被选择到的存储块中的读出放大器被断开，功耗被减少许多。因为当读出放大器被断开的同时位线被固定在一个低电平，所以当读出放大器再次开始工作时不会产生错误的操作。
本发明的以上和其它目的、特征和优点通过以下根据本发明最佳实施例举例说明的图中的描述将变得更加清楚。
图1是常规半导体存储器电路模块图；图2是在图1所示常规半导体存储器电路中存储块的方块图；图3是图2所示存储块中读出放大器的电路图；图4是图3所示读出放大器的操作时序图；图5是一常规半导体存储器电路的方块图，该存储器的读出放大器是由地址的最高有效位断开的；图6是图5所示常规半导体存储器电路中存储块的方块图7是在图5所示常规半导体存储器电路中读出放大器操作序列的时序图；图8是本发明第一实施例半导体存储器电路的方块图；图9是图8所示半导体存储器电路中存储块的方块图；图10是图8所示第一实施例半导体存储器电路中用最高有效位断开读出放大器的操作时序图；图11是本发明第二实施例的半导体存储器电路中存储块的方块图；图12是图11所示半导体存储器电路的Y选择器电路图。
如图8中所示，根据本发明第一实施例的半导体存储器电路包含用于与地址相对应输出数据的存储块101,102，根据地址111的最高有效位用于选择存储块101,102的输出的三态缓冲器103,104以及用于控制三态缓冲器104的一个反向器105。
如图9中所示，每一个存储块101,102包括一个译码器212，多个存储单元211，多个读出放大器阵列210，一个数据锁存器209，多个nMOS晶体管200-206，一个NAND门207，以及一个基准电压发生器208。
译码器212对地址220译码以选择字线221。存储数据的存储单元211对应于选择的字线221以使相应的位线222接通。读出放大器210放大对应位线222的电压变化。数据锁存器209在预充电信号PRI=0期间锁存读出放大器210的输出。nMOS晶体管200至206将各自对应的位线222放电。NAND门207产生读出放大器断开信号RD。参考电压发生器208将参考电压RREF提供给读出放大器210。预充电信号PRI同时当成数据锁存器209的时钟信号。参考电压接通(ON)信号REFON提供给参考电压发生器208和NAND门207。存储块选择信号CS被供给NAND门207。
每一个存储块101,102的特征是读出放大器断开信号RD由参考电压ON信号REFON和存储块选择信号CS产生，并且nMOS晶体管200至206根据读出放大器断开信号RD将相应的位线222放电。
图9所示存储块中的每一个读出放大器210与在图3中所示的常规读出放大器有相同的结构。下面将不做详细的描述。
根据第一实施例的半导体存储器电路的操作将参考图8和9以及图10在下面做一描述，图10示出了按地址的最高有效位断开读出放大器的操作顺序的时序图。由于在图9所示的读出放大器210与在图3中所示的常规读出放大器有相同的结构，故读出放大器210的操作顺序与图4中所示的操作顺序相同，以下描述也将用图3和图4做参考。
由于参考电压产生器208的切换是耗时的，所以在半导体存储电路的操作过程的所有时间，参考电压ON信号REFON是接通的。
下面先描述在图10中地址111的最高有效位为“0”的期间301-304。期间301是预充电期，用于选择存储块102的存储块选择信号CS是“1”，选择存储块102。故NAND门207产生一个输出“0”。由于读出放大器断开信号RD为“0”，所有的nMOS晶体管200至206被关断。这时读出放大器210被预充电，位线222被预充电到一个比电源电压低的预定电压。
另一方面，对存储块101的存储块选择信号CS是“0”，不选择存储块101。因此NAND门207产生一个输出“1”，使读出放大器断开信号RD变为“1”，开通所有的nMOS晶体管200至206。所有位线222放电并固定至一低电平。由于读出放大器断开信号RD是“1”，读出放大器210被断开。
在期间302内，由于对存储块102的存储块选择信号CS是“1”，读出放大器210在采样状态，位线222被放电。读出放大器产生输出信号SOUT“1”，并且存储块在期间302结束之前立即产生输出OUT“1”。用于存储块101的存储块选择信号CS是“0”，读出放大器210以与期间301中相同的方式继续保持断开。
在期间303内，读出放大器210与在期间301一样被预充电。在期间304内，读出放大器210以与在期间302内基本相同的方式操作。然而，由于位线222保持不变，存储块产生一个输出OUT“0”。
在地址最高有效位为“1”的期间305-308内，读出放大器210以与在期间301-304内同样的方式操作，只是存储块101和存储块102被切换。
根据本发明的半导体存储器电路和常规的半导体存储器电路的不同之处将在下面根据图7和图10来比较。在常规的半导体存储器电路中，尽管位线与读出放大器断开，位线有可能被其他耦合信号或外来噪声充电。因此，位线会被充电到一个比事先预定电压还高的一个电压上，这有可能在采样期间位线的放电时间会比没被充电时的放电时间要长。这样，读出放大器输出信号SOUT在一延时后发生改变，使得错误数据“0”被数据锁存器锁存。
根据本发明的第一实施例，由于与读出放大器断开的位线是被由存储块选择信号CS操作的nMOS晶体管200至206放电，所以位线保持在一个低电平。由于在没被选中的存储块中的读出放大器被断开，能耗被相应降低。由于当读出放大器断开时位线被固定在一个低电平上，所以当读出放大器再次开始操作时错误操作不会发生。
根据本发明第二实施例的半导体存储器电路将在下面根据图11进行描述。根据本发明第二实施例的半导体存储器电路中的每一个存储块与在图9中第一实施例有基本相同的结构。根据第二实施例，位线422(S)被Y选择器413分开。图12是图11所示半导体存储器电路的Y选择器413的电路图。根据第二实施例的半导体存储器电路整体上与图8中半导体存储器电路一样。
如图11所示，根据第二实施例的半导体存储器电路中的存储块包含有用于对地址420译码以选择一字线421的一个X译码器412，用于存储数据以及对应于选择的字线421使相应位线423 B1、B2激活的多个存储单元411，用于选择一位线423的一个Y选择器413，其自连接存储单元411的激活位线423(B1,B2)与连接到读出放大器410的位线423连接，一个读出放大器410用于放大位线422(S)的电压变化，用于在当预充电信号PRI=0时的期间锁存读出放大器输出的一个数据锁存器409，以及一个基准电压发生器408，一个NAND门407。
如图12所示，Y选择器13包括用于放电各自的位线B1,B2和S的nMOS晶体管501至503，用于选择地将位线B1,B2连接至S的nMOS晶体管504,505的反向器508，以及产生使位线B1,B2产生放电的OR门506,507。
在图12中，当读出放大器断开信号RD=0和地址信号AD=1时，nMOS晶体管504被开通，将位线B1与位线S连接。由于OR门507产生一个输出“1”,nMOS晶体管503被开通，位线B2放电。
当读出放大器断开信号RD=0和地址信号AD=0时，反向器508产生一个输出“1”。nMOS晶体管505被开通，将位线B2与位线S连接。由于OR门506产生一个输出“1”,nMOS晶体管502被开通，位线B1放电。
当读出放大器断开信号RD=1时，OR门506,507分别产生一个输出“1”，位线S,B1,B2被放电。
在与Y选择器相连的存储块中，被Y选择器断开的位线有可能被其他耦合信号或外来噪声充起。根据第二实施例由于没有被选择到的位线增加了放电电路，该放电电路总是产生一个预充电压，使得半导体存储器电路可在高速下工作。
在以上实施例中，为简单起间，半导体存储器电路被描述成只有两个存储块并且一次只由地址最高有效位选择其一。然而，该发明可用于任何大小的存储器或者超过两个存储块，并且只要是用地址译码来交替地选择存储块均可获得以上所述优点。
在第二实施例中，两条位线从存储块连接至Y选择器。然而，即使多于两条位线被连接，只要是这些位线可以被地址译码交替选择，就可取得以上所述同样的优点。
正如以上所述，根据本发明的半导体存储器电路设计成放电没被选中的存储块位线，使得存储块中的读出放大器在不损害高速操作下可以根据一地址有选择的导通和断开。这样，读出放大器的电流损耗可被减少。
由于当存储块没被选中时位线被放电，故在存储块没被选中时位线不会被其他耦合信号或外来噪声充电。随之当存储块再被选中和开始操作时，位线被充至一个被预定的电压。这样，半导体存储器电路避免了在操作中变慢以及避免错误操作，因此可以在高速下工作。
可以理解，尽管在前面的描述中本发明的特点和优点已陈列，这仅仅是举例说明，在不脱离所附的权利要求的范围内各部分的结构能够有所变化。
权利要求
1．一种具有多个存储块和用于交替地选择存储块的选择装置的半导体存储器电路，所述的每一个存储块包括用于存储数据的多个存储单元，所述的存储单元处于多条字线和多条位线的交叉处，以及用于放大所述位线上电压变化的读出放大器，其特征在于每一个所述的存储块还包括根据所述的选择装置的输出来控制读出放大器的工作状态的读出放大器控制装置，以及用于将与读出放大器连接的位线放电的放电装置，这些读出放大器是被所述的读出放大器控制装置阻止工作的。
2．根据要求1所述的半导体存储器电路，其特征在于所述的每个存储块具有一个用于在预充电期间锁存所述的读出放大器输出的数据锁存器。
3．根据要求1所述的半导体存储器电路，其特征在于所述的读出放大器控制装置包括当所述的存储块中的一个没有被选中时用于输出一个读出放大器断开信号到所述读出放大器的一逻辑电路，其中所述的放电装置包括当存储块中的一个没被选中时用于将所述位线接地的分别与所述位线相连的多个MOS晶体管。
4．根据权利要求3所述的半导体存储器电路，其特征在于包括响应一地址每一个用于输出数据的两个所述的存储块；用于根据地址最高有效位交替选择所述存储块输出的两个三态缓冲器；以及用于产生一个存储块选择信号以控制所述的三态缓冲器中之一的一个反向器；每个所述存储块包括用于地址译码的一个译码器；用于存储数据的所述多个存储单元；连接到所述存储单元的所述多条位线；用于放大所述位线上电压变化的所述多个读出放大器；用于在一个预充电信号为“0”期间锁存所述读出放大器输出的一个数据锁存器；对所述的存储块选择信号和参考电压ON信号响应用于输出读出放大器断开信号的一个“与非”门；对所述的读出放大器断开信号向应用于将位线接地的分别与所述位线相连的多个nMOS晶体管；以及用于为所述的读出放大器提供参考电压的一参考电压发生器。
5．一种具有多个存储块和用于交替选择所述存储块的选择装置的半导体存储器电路，所述的每一个存储块包括用于存储数据的多个存储单元，所述的存储单元处于多条字线和多条位线的交叉处，还包括用于放大与其连接的一位线上电压变化的一读出放大器，以及用于选择和连接所述的位线之一到所述读出放大器的一个选择器，其特征在于每个所述的存储块还包括用于根据所述的选择装置的输出控制读出放大器的工作状态的读出放大器控制装置，以及用于将与所述读出放大器连接的所述位线放电的放电电路，这些读出放大器是被所述的读出放大器控制装置和连接到所述的选择器的所述的位线阻止工作的，如果所述的读出放大器是工作的，该放电电路对连接到所述的选择器的未选中的位线放电。
6．根据权利要求5所述的半导体存储器电路，其特征在于所述每个存储块包括用于在预充电期间锁存所述的读出放大器输出的一数据锁存器。
7．根据权利要求5所述的半导体存储器电路，其特征在于所述的读出放大器控制装置包括当所述存储块之一没有被选中时用于向所述读出放大器输出读出放大器断开信号的一逻辑电路，在其中所述的放电装置包括分别连接到与所述多个存储单元连接的多条位线的多个MOS晶体管，并且所述的一位线与所述的一读出放大器连接，用于当位线没被选中时将所述的位线接地。
8．根据权利要求7所述的半导体存储器电路，其特征在于每个所述的存储块包括用于将地址译码以选择一条所述字线的一个X译码器；其中每一个响应对字线的选择使所述位线中的两条激活的所述存储单元；用于选择连接到该存储单元的所述两个位线之一的Y选择器；用于放大被所述Y选择器选择的位线上电压变化的所述读出放大器；用于在预充电信号为“0”期间锁存所述读出放大器输出的所述数据锁存器；一个参考电压发生器；以及对一个选择信号响应用于输出读出放大器断开信号到所述读出放大器和所述Y选择器的一个“与非”门；所述Y选择器包括用于选择地将与所述存储单元相连的所述两条位线连接到与所述读出放大器相连的该位线的两个nMOS晶体管；一个反相器；用于将三个所述位线放电的三个nMOS晶体管；以及用于产生一信号以选择地放电与所述存储单元相连的所述两条位线的两个“或”门。
全文摘要
一种减少读出放大器功耗，防止错误操作并可高速工作的半导体存储器。由存储块构成，存储块包括译码器，存储单元，用于放大位线上电压变化的读出放大器，用于锁存读出放大器输出的一数据锁存器，用于将位线放电的nMOS晶体管，用于产生读出放大器断开信号RD的“与非”门，以及一参考电压发生器。响应存储块选择信号CS，“与非”门产生读出放大器断开信号RD，该信号去接通nMOS晶体管以将没被选择的存储块的位线放电。
文档编号G11C7/00GK1238561SQ9910755
公开日1999年12月15日 申请日期1999年5月25日 优先权日1998年5月25日
发明者家永隆 申请人:日本电气株式会社