专利名称：同步半导体存储器的制作方法
技术领域：
本发明一般涉及同步半导体存储器，更具体地说，涉及具有降低电耗(power-down)控制的同步半导体存储器。
中央处理单元(CPU)和其它外围大规模集成电路(LSI)运行速度的提高使得同步半导体存储器件得到广泛使用。同步半导体存储器通常是高速存储器，可与外部时钟信号同步执行“脉冲串式”(burst)操作。脉冲串式操作允许应用单个地址访问多个存储单元。举两个例子，同步存储器可包括动态随机存取存储器(DRAM)和静态RAM(SRAM)。
传统的同步半导体存储器可接收各种输入信号。输入信号包括时钟信号CLK和时钟允许信号CKE。另外，其它输入信号包括地址信号组(A0至An)，输入/输出数据组(DQ0至DQm)，行地址选通信号RAS，列地址选通信号CAS，和写允许信号WE。
同步半导体存储器能产生内部时钟信号，它具有相应于外部时钟信号CLK和时钟允许信号CKE的恒定脉冲宽度。同步半导体存储器可与这样的内部时钟信号同步操作。控制指令可用各种外部输入信号与外部时钟信号同步输入。例如，可输入控制指令，产生脉冲串式操作。
在执行响应各种控制指令的各种操作以外，同步半导体存储器也能够根据外部信号(如CKE信号)的应用切换到“降低电耗”模式。降低电耗模式可降低存储器的电流消耗。
参考图8，方块图示出了传统的同步半导体存储器的时钟控制部分。该时钟控制部分的一个例子披露于公开的未决日本专利申请NO.Hei6-290583。在图8中，传统的同步半导体存储器的时钟控制部分由参考标号800来指定，包括第一和第二初始电路(802和804)，和第一，第二，和第三控制电路(分别是806,812和818)。传统的时钟控制部分800接收外部时钟信号CLK以及时钟允许信号CKE。传统的时钟控制部分响应于各种输入信号，产生内部时钟信号φ5和控制信号φ7。φ5和φ7信号可供给同步半导体存储器的其它内部电路。
如图8所示，时钟控制电路由参考标号800指定，包括第一初始电路802，它能接收外部时钟信号CLK，并将它与参考电压VREF进行比较。比较结果经放大输出为信号φ1。第二初始电路804能接收时钟允许信号CKE，并将它与参考电压VREF比较。比较结果经放大输出为信号φ2。第一和第二初始电路(802和804)可包括与一对比较晶体管呈电流反射镜结构安排的晶体管。
第一控制电路如图8中的参考标号806所示。包括第一单触发(one-shot)信号发生电路808和第二单触发信号发生电路810。第一单触发信号发生电路808产生周期信号φ3。周期信号φ3具有恒定脉冲宽度，可与外部时钟信号CLK同步周期性地变化。第二单触发信号发生电路810接收信号φ1和另一信号φ4，并产生内部时钟信号φ5。内部时钟信号φ5具有恒定的脉冲宽度，且可与外部时钟信号CLK和时钟允许信号CKE同步屏蔽控制。内部时钟信号φ5可认为是屏蔽控制的，因为内部时钟信号φ5可响应于第一逻辑值的CKE信号与CLK信号同步，但可响应于第二逻辑值的CKE信号保持在一恒定逻辑值。
周期信号φ3和内部时钟信号φ5可设计为具有相同长度的低脉冲宽度。而且，信号φ3和φ5可用于控制其它电路的同步操作。例如，周期信号φ3可设计为驱动第二控制电路812，而内部时钟信号φ5可设计为驱动所有其它内部电路(未显示)。
在降低电耗模式中，CKE信号可转变为低电平。这样一个CKE信号转变后的一个周期，内部时钟信号φ5可置于无效(如，高)逻辑电平。结果，内部电路的同步操作停止，从而降低了电流消耗。
所示传统的时钟控制部分800的第二控制电路812包括D型触发器814和D型锁存电路816。D型触发器814可接收信号φ2作为一个输入，并提供信号φ6作为输出，与周期信号φ3同步。φ6信号可相对于φ3信号延迟。
D型锁存电路816可接收φ6信号并输出进一步延迟半个周期的信号φ4，与周期信号φ3同步。
传统的时钟电路800也包括第三控制电路818。第三控制电路818包括接受φ2,φ4和φ6信号并提供控制信号φ7的逻辑电路。控制信号φ7可随时钟允许信号CKE从低到高的转变迅速变为有效(如，低)。然后，在时钟允许信号CKE从高到低转变后的一个周期，控制信号φ7可变为无效(如，高)。控制信号φ7可由其它初始电路(未示出)使用。这些其它初始电路可将其它外部输入信号与参考信号电压VREF进行比较，并放大比较结果。
下面将简单描述图8提出的传统的半导体存储器的时钟控制部分的操作。
传统的同步存储器可接收器件的系统时钟(如外部时钟信号CLK)，以及时钟允许信号CKE，以控制降低电耗模式。CLK和CKE信号在第一和第二初始电路(分别是802和804)内与参考信号电压VREF进行比较。比较结果经放大，分别输出为信号φ1和φ2。
信号φ1和φ2由第一和第二控制电路(分别是806和812)接收。在第一控制电路806内，第一单触发发生电路808接收φ1信号，并响应它而输出周期信号φ3。在图8的例子中，周期信号φ3具有恒定的脉冲宽度并与信号φ1同步变化。周期信号φ3输出到第二控制电路812。
D型触发器和D型锁存电路(814和816)与周期信号φ3同步延迟信号φ2，产生输出信号φ6。信号φ2可进一步延迟以产生φ4信号，φ4信号可相对于φ6信号延迟半个时钟周期。
第三控制电路818响应于φ2,φ6和φ4信号产生控制信号φ7。控制信号φ7在时钟允许信号CKE转变为高之后迅速变为有效(如，低)。控制信号φ7在时钟允许信号CKE转变为低之后变为无效(如，高)。
当控制信号φ7在时钟允许信号CKE转变为高之后迅速变为低时，其它初始电路(未示出)被激活。其它初始电路将外部输入信号与参考信号电压VREF比较，然后放大并输出比较结果。另外，在时钟允许信号CKE从低向高转变后，φ4信号转变为低。φ4信号的这样一个转变发生在CKE信号转变后的一个时钟周期。
在第二单触发信号发生电路810内，最终的φ1和φ4信号允许内部时钟信号φ5产生。内部时钟信号φ5约在时钟允许信号CKE的低到高转变后一个时钟周期被有效。内部时钟信号φ5可提供给内部电路(未示出)以允许这些电路与外部时钟信号CLK同步操作。
这样，同步半导体存储器可输入外部输入信号，如地址信号组A0至An，输入/输出数据组DQ0至DQm,RAS信号，CAS信号和WE信号等。这样的外部输入信号可与外部时钟信号CLK的上升沿同步输入。通过输入这样的外部输入信号，同步半导体存储器可执行由这样的外部输入信号的特定组合得到的控制指令。
传统的同步半导体存储器也有降低电耗模式。降低电耗模式可由时钟允许信号CKE从有效电平(如，高)向无效电平(如，低)转变来输入。当时钟允许信号CKE转变为低时，信号φ4和φ7延迟约一个周期转变为高。屏蔽控制内部时钟信号φ5的信号φ4使内部时钟信号φ5变为无效态(如，高)。高内部时钟信号φ5停止内部电路的有效操作，将同步半导体存储器置为降低电耗模式。
在第三控制电路818内，最终的φ2,φ4和φ6信号可导致控制信号φ7被驱动为无效电平(如，高)。一个无效控制信号φ7可使其它初始电路置于无效状态。
这样，正在执行控制指令的同步半导体存储器可由时钟允许信号CKE的一个转变而中止。在同步半导体存储器包括互补金属氧化物半导体(CMOS)电路的情况下，这样的CMOS电路可保持当前数据。而且，由于各种节点的充、放电造成的电流消耗可基本上消除。另外，其它初始电路(接收其它外部输入信号)也不能用，基本上不耗电。
虽然传统的同步半导体存储器能提供降低电耗模式，仍希望能进一步降低电流消耗。在降低电耗模式下进一步降低电流消耗对于用于由一或两个电池供电的便携式装置中的同步半导体存储器更为重要。通过降低耗电量，可提高电池使用寿命。
很难降低传统时钟控制电路800的电流消耗，因为内部时钟信号φ5是内部电路的主要定时信号，它一般驱动较大的负荷。另外，第一初始电路802中的器件，如晶体管，必须相当大，因为φ1信号必须提供给两个电路段(即，第一和第二单触发信号发生电路808和810)。其它耗电原因起源于第一初始电路802。当内部电路短暂地停于降低电耗模式时，第一初始电路802继续将周期性的外部时钟信号CLK与参考电压VREF比较，并将比较结果放大以产生信号φ1。这样周期性的比较与放大会连续消耗电流，从而耗电。
因此，希望获得同步半导体存储器件的时钟控制电路，它能比传统方法降低电流消耗。这样的时钟控制电路可提供更先进的耗电特性和/或增加包括这种同步半导体存储器件的便携式系统的电池寿命。
本发明的目的是降低在连续时间段上接收外部时钟信号的同步半导体存储器件的电流消耗。
根据本发明披露的实施例，同步半导体存储器可接收外部时钟信号和时钟允许信号，并响应它们而产生内部时钟信号。该同步半导体存储器与内部时钟信号同步操作，包括第一初始电路，它接收外部时钟信号，将外部时钟信号与参考电压比较，并将比较结果作为一个输出提供。
第二初始电路，它接收时钟允许信号，将时钟允许信号与参考电压比较，并将比较结果作为一个输出提供。
第三初始电路，它接收外部时钟信号并由与时钟允许信号相应的控制信号启动，启动后，第三初始电路将外部时钟信号与参考电压比较，并将比较结果作为一个输出提供。
第一控制电路接收第一初始电路输出，并产生与外部时钟信号同步变化的周期信号，该第一控制电路也接收第三初始电路的输出并响应该输出产生内部时钟信号。
根据披露的实施例的一个方面，内部时钟信号和/或周期信号具有恒定的脉冲宽度。
根据披露的实施例的另一方面，同步半导体存储器可执行与外部时钟信号同步接收的外部输入信号组合的控制指令。
根据披露的实施例的另一方面，第一初始电路，和/或第二初始电路和/或第三初始电路能放大它们各自的比较结果。
根据披露的实施例的另一方面，在同步半导体存储器内，第一初始电路内的晶体管可比第三初始电路内的晶体管小。
根据披露的实施例的另一方面，同步半导体存储器还包括第二控制电路，它接收第二初始电路的输出，并产生与周期信号同步的输出信号。输出的信号可按预定的时钟周期或时钟周期部分来延迟。
根据披露的实施例的另一方面，第一控制电路包括第一单触发信号发生电路，它产生相应于第一初始电路的输出的单触发信号，该单触发信号可以是周期信号，并包括具有恒定宽度的一系列脉冲，和第二单触发信号发生电路，它产生相应于第三初始电路和第二控制电路的输出的单触发信号，该单触发信号可以是内部时钟信号。
根据披露的实施例的另一方面，第一单触发信号发生电路内的晶体管的尺寸可比第二单触发信号发生电路内的晶体管更小一些。
根据披露的实施例的另一方面，同步半导体存储器可包括至少一个其它初始电路，它能接收一个或多个外部输入信号并将外部输入信号与参考电压比较以提供一输出信号。其它初始电路可由控制信号激活。
图1是方框图，示出了根据一实施例的同步半导体存储器的时钟控制电路。
图2是电路图，示出了可用于图1的实施例的第一初始电路的一个例子。
图3是电路图，示出了可用于图1的实施例的第三初始电路的一个例子。
图4是电路图，示出了可用于图1的实施例的第一控制电路的一个例子。
图5是电路图，示出了可用于图1的实施例的第二控制电路的一个例子。
图6是电路图，示出了可用于图1的实施例的第三控制电路的一个例子。
图7是时序图，示出了根据一实施例的同步半导体存储器的操作。
图8是根据传统的同步半导体存储器的时钟控制电路的方框图。
下面将结合附图和时序图描述本发明的各实施例。与传统的同步半导体存储器一样，根据一实施例的半导体存储器可接收外部时钟信号CLK和时钟允许信号CKE。另外，也可接收其它外部输入信号。这些其它外部输入信号包括(但不限于)一个或多个下列类型的信号地址信号组A0至An，输入/输出数据组DQ0至DQm，行地址选通信号RAS，列地址选通信号CAS，写允许信号WE。
该同步半导体存储器可产生相应于外部时钟信号CLK和时钟允许信号CKE的具有恒定脉冲宽度的内部时钟信号。同步半导体存储器可与内部时钟信号同步操作。另外，控制指令可由同步半导体存储器通过接收与外部时钟信号CLK同步的各种外部输入信号来执行。控制指令包括，如，脉冲串式操作。
同步半导体存储器也能响应于时钟允许信号切换到降低电耗模式。降低电耗模式可达到降低电流消耗的目的。
现在参考图1，同步半导体存储器的时钟控制电路以方块图的形式提出。该时钟控制电路由通用参考标号100指示，包括第一初始电路102，第二初始电路104，第三初始电路106，第一控制电路108，第二控制电路110，第三控制电路112。时钟控制电路100可接收外部时钟信号CLK和时钟允许信号CKE并产生内部时钟信号φ5和控制信号φ7。内部时钟信号φ5和控制信号φ7可提供给同步半导体存储器的其它内部电路。
图2是电路图，显示了根据一实施例的第一初始电路的例子。第一初始电路由通用参考标号200指定，包括P-沟道场效应晶体管(FET)Q200-Q204，以及n-沟道FET Q206-Q210。FET可以是绝缘栅FET(IGFET)，例如金属氧化物半导体型FET(MOSFET)。晶体管Q204和Q202形成电流反射镜。和电流反射镜Q204/Q202并行布置的是晶体管Q206和Q208，可设想为比较晶体管。晶体管Q206的栅极接收参考电压VREF而晶体管Q208的栅极接收外部时钟信号CLK。
启动晶体管Q200将晶体管Q202和Q204的源极连接到第一电源电压。启动晶体管Q200的栅极接收φ9信号，它典型地为低。参考晶体管Q210连接在晶体管Q206和Q208的源极和第二电源电压之间。参考晶体管Q210的栅极接收参考电压VREF。
熟悉本技术领域的人会认识到在图2的布置中，外部时钟信号和VREF电势间的电势差会引起晶体管Q202和Q208的漏-漏极连接处形成的比较输出节点202处的变化。比较输出节点202处的电势提供为反相器I200的输入。反相器I200的输出是第一初始输出信号φ1。
第一初始电路200还包括置于比较输出节点202和第二电源电压之间的禁用晶体管Q212。禁用晶体管Q212的栅极接收φ9信号。
第一初始电路200可包括在某种程度上类似于图8中提出的传统例子的第一初始电路的布置。
根据本实施例的第一初始电路可接收外部时钟信号CLK，将它与参考电压VREF比较，然后放大比较结果。放大的比较结果是第一初始输出信号φ1，第一初始输出信号φ1可提供给第一控制电路108中的第一单触发信号发生电路。
第一初始电路200区别于传统时钟控制电路的第一初始电路的一个方面在于器件(例如，晶体管)的尺寸。例如，场效应晶体管(FET)宽度小于传统的方法。这样的晶体管尺寸方面的减小是可以实现的，因为第一初始电路200不必象在图8所示的传统例子中那样必须驱动第一和第二单触发信号发生电路。例如，MOSFET晶体管Q200，Q202，Q204，Q206，Q208，Q210和Q212可分别包括32μm，6.8μm，3.4μm，6.8μm，13.6μm，3.3μm，和2μm的沟道宽度。
回过头来参考图1，根据一实施例的第二初始电路104可以是等价于图2中提出的第一初始电路的一个电路。第二初始电路104可执行与图8中提出的传统第二初始电路相同的功能。为避免不适当的重复，就不再描述第二初始电路了。
图3是电路图，示出了根据一实施例的第三初始电路。第三初始电路由通用参考标号300指定，包括与图2的第一初始电路200相同的晶体管布置。如图3所示，第三初始电路300包括电流反射镜结构的晶体管(Q302/Q304)，比较晶体管(Q306和Q308)，启动晶体管Q300，参考晶体管Q310，和禁用晶体管Q312。比较输出节点302提供作为反相器I300的一个输入。反相器I300的输出可以是第三初始输出信号φ8。
第三初始电路300接收外部时钟信号CLK。另外，第三初始电路可由控制信号φ7有效。控制信号φ7可响应时钟允许信号CKE。相应地，当由有效(如，低)的控制信号启动(有效)时，第三初始电路300将CLK信号与参考电压(如，VREF)比较。比较结果经放大，输出为第三初始输出信号φ8。第三初始输出信号φ8可提供为第一控制电路108内的第二单触发信号发生电路的一个输入。
第三初始电路300区别于第一初始电路200在于，它能够根据φ7信号来激活(启动)。另外，第三初始电路300内的器件(如，晶体管)的尺寸大于第一初始电路200内的器件尺寸。例如，第三初始电路300内的晶体管的FET宽度大于第一初始电路200的。举一个更为特殊的例子，如果第一初始电路200具有分别具有32μm，6.8μm，3.4μm，6.8μm，13.6μm，3.3μm，和2μm的沟道宽度的MOSFET晶体管Q200，Q202，Q204，Q206，Q208，Q210和Q212，第三初始电路300可具有分别具有120μm，26μm，13μm，26μm，52μm，12.5μm和4μm的沟道宽度的MOSFET晶体管Q300，Q302，Q304，Q306，Q308，Q310和Q312。在这种布置中，用于驱动第二单触发信号发生电路的晶体管大于那些用于驱动第一单触发信号发生电路的晶体管。
图4,5和6的电路图示出了可用于图1的时钟控制电路的第一控制电路，第二控制电路和第三控制电路各自特定的电路例子。图4,5和6的第一，第二和第三控制电路与图8的传统的时钟控制电路的第一，第二和第三控制电路具有相同的通用功能。
图4的第一控制电路由通用参考标号400指示，包括根据一特殊实施例的第一单触发信号发生电路402和第二单触发信号发生电路404。
图4的第一单触发信号发生电路402包括接收第一初始输出信号φ1为第一输入的第一逻辑门406。第一逻辑门406的第二输入接收通过包括串行布置的5个反相器的延迟通路的第一初始输出信号φ1。延迟通路可用于建立周期信号φ3的脉冲宽度。图4的第一逻辑门406的具体类型是与非门。
图4的第二单触发信号发生电路包括接受第三初始输出信号φ8为第一输入的第二逻辑门408。第二逻辑门408的第二输入接收通过包括与启动门410串行布置的4个反相器的延迟通路的第三初始输出信号φ8。启动门410还接收延迟的允许信号φ4为另一输入。延迟通路可用于建立内部时钟信号φ5的宽度。在图4中，第二逻辑门408的具体类型是与非门，启动门410的特定类型是或非门。
根据第一实施例的第一控制电路400包括第一单触发信号发生电路，它包括比辅助的第二单触发信号发生电路具有较小尺寸的有源电路器件。例如，在由FET组成的电路中，第一单触发信号发生电路内的晶体管宽度可比辅助的第二单触发信号发生电路中的小一些。熟练本技术的人会认识到第一控制电路400的逻辑门和/或反相器具有传统的构造。
图5的第二控制电路与提出的现有技术电路中的第二控制电路具有相同的布置。而且，图6的第三控制电路和现有技术例中提出的第三控制电路具有相同的布置。为避免不必要的重复，就不再对第二控制电路和第三控制电路进行详细描述了。
虽然上述实施例举出了第一初始电路、第二初始电路和第三初始电路，同步半导体存储器也可包括一个或多个其它初始电路。这些其它初始电路可将其它外部输入信号与参考电压比较。其它外部输入信号包括例如地址信号组A0至An，输入/输出数据组DQ0至DQm，RAS信号，CAS信号，或WE信号，等。比较结果可由图2和3示出的电路放大并输出，该电路具有电流反射镜电路及其伴随的比较晶体管。
已经描述了时钟控制电路和辅助电路的例子，下面描述根据一个实施例的时钟控制电路的操作。
图7是一时序图，示出了根据一实施例的同步半导体存储器的操作。正如传统的同步半导体存储器一样，根据一实施例的同步半导体存储器能够输入象外部时钟信号CLK以及时钟控制信号CKE那样的系统时钟，以控制降低电耗模式。
根据一实施例，时钟控制电路(如100)包括第一和第二初始电路(如200)。第一和第二初始电路200可分别接收CLK和CKE信号，将此信号与参考电压(如VREF)比较。比较结果经放大作为信号φ1和φ2分别输出到第一和第二控制电路(如400和500)。
在第一控制电路400内，第一单触发信号发生电路(如402)可接收φ1信号并产生周期信号φ3。周期信号φ3可响应于CLK信号周期性变化。另外，周期信号φ3具有恒定的脉冲宽度。周期信号φ3可输出到第二控制电路500。
第二控制电路500可延迟与周期信号φ3同步的φ2信号。这样，第二控制电路500能产生φ6信号和φ4信号。φ4信号可相对于φ6信号延迟半个时钟周期。
控制信号φ7响应φ2，φ4和φ6信号，在时钟允许信号CKE转变为高后变为有效(如，低)。另外，控制信号φ7在时钟允许信号CKE转变为低后直到一个周期的延迟后变为无效(例如，高)。
参考图7，约在时间t3和t7，时钟允许信号CKE处于高电平而外部时钟信号CLK从低转变为高。结果，φ7信号随后立即转变为低，在时间t7仍为低。低φ7值启动第三初始电路，使φ8信号被提供给第一控制电路400。
在约相同的时间，其它初始电路被启动。这些其它初始电路可将其它外部信号与参考电压VREF比较。比较结果经放大从这些其它初始电路输出。
信号φ4延迟到下一周期的下降沿，这样能在大约时间t4和时间t8转变为低。
在第二单触发信号发生电路(如404)内，信号φ4和φ8允许内部时钟信号φ5产生。更具体地，内部时钟信号φ5大约在时间t5和t9包括低走向脉冲。这样内部时钟信号φ5可提供给内部电路，以使这些内部电路同步操作。
这样，同步半导体存储器可与外部时钟信号的上升沿同步输入外部输入信号以执行控制指令。外部输入信号可包括地址信号组A0至An，输入/输出数据组DQ0至DQm,RAS信号，CAS信号和WE信号。可由外部输入信号的不同组合得到特定的指令控制。
再参考图7，同步半导体存储器也可通过时钟允许信号CKE转变为低而被置为降低电耗模式。例如，在图7中，CKE信号在时间t5和t13之前转变为低。信号φ4在延迟约一个时钟周期后约在时间t6和t14转变为高。
内部时钟信号φ5由φ4信号屏蔽控制，并在约一个时钟周期的延迟后变为无效(高)。在图7的例子中，在时间t7和t15，内部时钟信号φ5为高。
图7中也示出了控制信号φ7。当时钟允许信号CKE在时间t5为低时，由于信号φ2在时间t6为高，控制信号φ7没转变为高。相反，控制信号φ7随CKE信号在时间t13之前从高到低的转变，约在时间t14转变为高。当控制信号φ7约在时间t14转变为高时，第三初始电路300以及其它初始电路被置为无效状态。
这样，同步半导体存储器的内部电路执行控制指令终止。结果内部电路内的CMOS电路的节点可保持数据。在这些电路内由于充、放电的电流消耗基本上降为零。类似地，当第三初始电路300和其它初始电路由于控制信号φ7的高电平而为无效时，它们的电流消耗基本上降为零。
如上所述，根据披露的实施例的同步半导体存储器可产生周期信号φ3和内部时钟信号φ5以控制同步半导体存储器的同步操作。周期信号φ3仅能驱动第二控制电路500，而内部时钟信号φ5能驱动同步半导体存储器的内部电路。在这样的布置中，周期信号φ3的负载电容较小。相反，内部时钟信号φ5的负载电容可以较高。相应地，为完成高速驱动能力，在产生内部时钟信号φ5的第二单触发信号发生电路404内的晶体管宽度可以较大。相反，第一单触发信号发生电路402内的晶体管宽度可以较小。
位于第二单触发信号发生电路404的上游的第三初始电路300也可以很大。结果，由于第三初始电路300和第三单触发信号发生电路404内的节点的充、放电而产生的电流消耗变得较大，允许相对较快的操作速度。
在图7的特定例子中，当同步半导体存储器处于降低电耗模式时，第一初始电路200和第一单触发信号发生电路402为有效，而其余电路为无效。这可以较大地降低电流消耗。而且，由于单触发信号发生电路402的负载电容较小。这可允许第一单触发信号发生电路402内的晶体管宽度小于传统方法，进一步降低了电流消耗。由于第一单触发信号发生电路402可包括较小的晶体管，置于第一单触发信号发生电路402上游的第一初始电路102也能包括较小的晶体管宽度。这也能降低电流消耗。
这样，同步半导体存储器包括允许与外部时钟信号同步操作的电路，这些电路包括较小尺寸的器件。这些较小尺寸的器件能降低电流消耗。
例如，在一实施例和具有相同晶体管布置(但是较大尺寸的晶体管)的传统的同步半导体存储器之间比较降低电耗模式中的旁路电流。传统的同步半导体存储器的旁路电流是1180nA，而根据本发明的同步半导体存储器的旁路电流是540nA，是传统情况下的50％。
上述性能优点可为用电池供电的便携式装置提供便利。具体地，旁路状态时的电池寿命可加倍。结果，使用本发明的教导的便携式装置，如安装一或更多本发明的同步半导体存储器的便携式装置，可期望有显著的提高。
熟练本技术领域的人会认识到，披露的实施例说明了可用于同步半导体存储器的时钟控制电路，其它同步器件也可以从这里提出的教导中受益。因此虽然这里详细描述了各种特定实施例，在不脱离本发明精神和范畴的情况下，本发明可受到各种改变，替换和变化。本发明仅受所附权利要求的限定。
权利要求
1.同步半导体存储器，可接收外部时钟信号和时钟允许信号并产生与外部时钟信号同步操作的内部时钟信号，该同步半导体存储器包括第一初始电路，可接收外部时钟信号，将外部时钟信号与参考电压比较，放大并输出比较结果；第二初始电路，可接收时钟允许信号，将时钟允许信号与参考电压比较，放大并输出比较结果；第三初始电路，由时钟允许信号控制的控制信号启动，该第三初始电路接收外部时钟信号，将外部时钟信号与参考电压比较，放大并输出比较结果；和第一控制电路，产生随第一初始电路的输出同步变化的周期信号，并产生与第三初始电路的输出相应的内部时钟信号。
2.如权利要求1所述的同步半导体存储器，其特征在于第一初始电路包括多个晶体管；和第三初始电路包括多个晶体管，第三初始电路的晶体管小于第一初始电路的相应晶体管。
3.如权利要求1所述的同步半导体存储器，包括第二控制电路，其接收第二初始电路的输出，并产生与周期信号同步的输出信号，并相对于第三初始电路的输出至少延迟了外部时钟信号的半个周期。
4.如权利要求3所述的同步半导体存储器，还包括第三控制电路，其响应于第二控制电路和第二初始电路的输出产生控制信号。
5.如权利要求1所述的同步半导体存储器，其特征在于第一控制电路包括第一单触发信号发生电路，其产生与第一初始电路的输出相应的单触发信号，从第一单触发信号发生电路产生的单触发信号是周期信号。
6.如权利要求5所述的同步半导体存储器，其特征在于从第一单触发信号发生电路产生的单触发信号具有通常为恒定的脉冲宽度。
7.如权利要求5所述的同步半导体存储器，其特征在于第一控制电路还包括第二单触发信号发生电路，其产生与第三初始电路的输出和第二控制电路的输出相应的具有恒定脉冲宽度的单触发信号，从第二单触发电路产生的单触发信号是内部时钟信号。
8.如权利要求7所述的同步半导体存储器，其特征在于从第二单触发信号发生电路产生的单触发信号具有通常为恒定的脉冲宽度。
9.如权利要求7所述的同步半导体存储器，其特征在于第二单触发信号发生电路包括多个晶体管，和第一单触发信号发生电路包括多个晶体管，这些晶体管小于第二单触发信号发生电路中相应的晶体管。
10.如权利要求1所述的同步半导体存储器，还包括至少一个其它初始电路，其接收至少一个其它外部信号，将其它外部信号与参考电压比较，放大并输出比较结果，其它初始电路由控制信号启动。
11.时钟控制电路，包括第一初始电路，其接收周期性的外部时钟信号并产生周期性的第一初始输出信号；第二初始电路，其接收时钟允许信号并产生内部时钟允许信号；第三初始电路，其接收周期性的外部时钟信号，并产生周期性的第三初始输出信号；第一控制电路，其接收第一初始输出信号，并响应该第一初始输出信号产生周期性的周期信号，第一控制电路还接收第三初始输出信号并产生周期性的内部时钟信号，内部时钟信号根据延迟的允许信号为可屏蔽的；和第二控制电路，其接收内部时钟允许信号并产生延迟的允许信号，该延迟的允许信号相对于内部时钟允许信号至少被延迟了外部时钟信号的半个周期。
12.如权利要求11所述的电路，其特征在于第一初始电路包括多个将外部时钟信号与第一参考电压相比较的比较晶体管；和第三初始电路包括多个将外部时钟信号与第二参考电压相比较的比较晶体管，第三初始电路的比较晶体管大于第二初始电路的比较晶体管。
13.如权利要求11所述的电路，其特征在于第一控制电路包括第一单触发信号发生电路，其接收第一初始输出信号并响应于第一初始输出信号的预定的转变产生脉冲，第一单触发信号发生电路包括多个第一单触发晶体管；和第二单触发信号发生电路，其由延迟的允许信号启动，第二单触发信号发生电路接收第三初始输出信号并响应于第三初始输出信号的预定的转变而产生脉冲，第二触发信号发生电路包括多个比所述第一单触发晶体管大的第二单触发晶体管。
14.如权利要求11所述的电路，还包括第三控制电路，其接收延迟的允许信号和内部时钟允许信号并产生控制信号；和第三初始电路，由控制信号启动。
15.用于同步集成电路器件的时钟电路，该时钟电路包括第一初始电路，其接收外部时钟信号，并将外部时钟信号与第一参考电压比较以产生第一初始输出信号；第三初始电路，其由控制信号启动，第三初始电路接收外部时钟信号，并将该外部时钟信号与第二参考电压比较以在启动时产生第三初始输出信号；和第三控制电路，其接收相对于外部时钟信号延迟了的延迟时钟信号和内部时钟允许信号并产生控制信号。
16.如权利要求15所述的时钟电路，其特征在于第一初始电路包括具有第一节点和第二节点的第一电流反射镜电路，具有由控制端子控制的阻抗通路的第一比较晶体管，第一比较晶体管阻抗通路被连接到第一节点，第一比较晶体管控制端子被连接到第一参考电压，和具有由控制端子控制的阻抗通路的第二比较晶体管，第二比较晶体管阻抗通路被连接到第二节点，第二比较晶体管控制端子被连接到外部时钟信号。
17.如权利要求16所述的时钟电路，其特征在于第三初始电路包括具有第三节点和第四节点的第二电流反射镜电路，具有由控制端子控制的阻抗通路的第三比较晶体管，第三比较晶体管阻抗通路被连接到第三节点，第三比较晶体管控制端子被连接到第二参考电压，和具有由控制端子控制的阻抗通路的第四比较晶体管，第四比较晶体管阻抗通路被连接到第四节点，第四比较晶体管控制端子被连接到外部时钟信号。其特征在于第二，第三和第四比较晶体管是具有沟道的场效应晶体管，第三和第四比较晶体管的沟道宽度至少是第一和第二晶体管的沟道宽度的两倍。
18.如权利要求17所述的时钟电路，其特征在于第三初始电路还包括一个具有由控制端子控制的阻抗通路的禁用晶体管，该禁用晶体管被连接到第四节点，该禁用晶体管控制端子被连接到控制信号。
19.如权利要求15所述的时钟电路，其特征在于第一初始电路包括具有由控制端子控制的阻抗通路的第一参考晶体管，第一参考晶体管阻抗通路被连接到第一和第二比较晶体管的阻抗通路上，第一参考晶体管控制端子被连接到第一参考电压；和第三初始电路包括具有由控制端子控制的阻抗通路的第二参考晶体管，第二参考晶体管阻抗通路被连接到第三和第四比较晶体管的阻抗通路上，第二参考晶体管控制端子被连接到第二参考电压。
20.如权利要求15所述的时钟电路，还包括第一控制电路，包括第一单触发信号发生电路，它具有第一逻辑门，第一逻辑门的一个输入连接到第一初始输出信号，其第二输入被第一延迟通路连接到第一初始输出信号，和第二单触发信号发生电路，它具有第二逻辑门，第二逻辑门的一个输入连接到第三初始输出信号，其第二输入经一延迟通路连接到第三初始输出信号，其特征在于第一单触发信号发生电路和第二单触发信号发生电路包括场效应晶体管，被选择的第二单触发信号发生电路的场效应晶体管大于第一单触发信号发生电路的晶体管。
全文摘要
一种同步半导体存储器，包括第一初始电路、第二初始电路和第三初始电路。第一初始电路接收外部时钟信号CLK并与参考电压比较，比较结果被放大并输出为信号Φ1；第二初始电路接收时钟允许控制信号CKE，并与参考电压比较，比较结果被放大并输出为信号Φ2；第三初始电路接收外部时钟信号CLK，将CLK与参考电压比较，放大并输出比较结果Φ8。另外还包括第一控制电路，它接收Φ1信号并产生随CLK同步变化的具有恒定脉宽的周期信号Φ3。
文档编号G11C7/00GK1239306SQ9910799
公开日1999年12月22日 申请日期1999年6月10日 优先权日1998年6月11日
发明者松原靖 申请人:日本电气株式会社