专利名称：具有同步信号发生器的集成电路器件的制作方法
本申请涉及韩国申请No.98-28165，申请日为1998年7月13日，在这里引入其公开作为参考。
本发明涉及集成电路器件，特别涉及提供同步信号操作的集成电路器件。
如同步动态随机存取存储器件(SDRAM)等的集成电路器件利用同步操作来提高器件性能。例如，双数据速率(DDR)SDRAM利用时钟信号的前沿和后沿以便于更高数据速率的操作。当SDRAM在DDR模式下操作时，重要的参考信号一般与时钟信号的上升沿和下降沿同步产生，以有效地控制如输入和输出缓冲器等所述器件的操作。不利的是，如果器件制备技术改变，处理条件或信号噪声影响很大，检测时钟信号或其它控制信号的上升沿和下降沿的常规尝试容易产生错误。
由此，否定了提供在同步方式下工作的集成电路的尝试，仍然需要具有改善同步特性的集成电路。
因此本发明的一个目的是提供一种具有改善同步特性的集成电路器件和信号发生器。
通过提供能够产生具有改善同步特性的参考信号的集成电路器件得到本发明的这些和其它目的、优点和特征。根据本发明的一个优选实施例，集成电路器件包括第一信号发生器和第二信号发生器。第一信号发生器在实际(true)输入和互补输入端分别接收第一输入信号和第一输入信号的互补信号，并产生前沿与第一输入信号(例如时钟信号CLK)的前沿同步但相对延迟第一时间间隔的第一输出信号。第二信号发生器在互补输入和实际输入端分别接收第一输入信号和第一输入信号的互补信号，并产生前沿与第一输入信号的互补信号的前沿同步但同样相对延迟第一时间间隔的第二输出信号。
根据本发明的优选方案，第一和第二信号发生器分别包括第一和第二差分放大器。也优选提供第一和第二脉冲发生器。第一脉冲发生器响应第一输出信号，第二脉冲发生器响应第二输出信号。第一脉冲发生器优选包括串联地电连接在第一参考电位(例如Vcc)和中间输出节点之间的第一PMOS晶体管，和串联地电连接在中间输出节点和第二参考电位(例如Vss)之间的一对NMOS晶体管。第一脉冲发生器同样优选包括具有输入电连接到中间输出节点和输出电连接到第一PMOS晶体管栅电极的反馈延迟电路。根据第一脉冲发生器的另一个优选方案，一对NMOS晶体管的第一个有电连接到第一信号发生器输出的栅电极，一对NMOS晶体管的第二个有电连接到反馈延迟电路输出的栅电极。第一脉冲发生器还包括串联地电连接到第一参考电位和中间输出节点之间的第二PMOS晶体管，和具有输入电连接到中间输出节点以及输出电连接到第二PMOS晶体管栅电极的反相器。第二脉冲发生器类似地构成。
图1为根据本发明的第一实施例集成电路器件的方框图。
图2为根据本发明的第二实施例集成电路器件的方框图。
图3为可用在图1-2器件中的差分放大器的电气示意图。
图4为可用在图1-2器件中的脉冲放大器。
图5为显示图1器件工作的时序图。
图6为显示图2器件工作的时序图。
现在参考显示出本发明优选实施例的附图详细地介绍本发明。然而，本发明也可以体现为不同的形式，并且其构成不限于这里介绍的实施例。提供这些实施例是为了本公开更充分和完整，并对本领域的技术人员完全地表达出本发明的范围。类似的数字在全文中表示类似的元件，其上的信号线和信号由相同的参考符号表示。
现在参考图1，根据本发明第一实施例的集成电路器件包括具有实际输入IN和互补输入INB的读出电路11，分别接收时钟信号CLK和反相时钟信号CLKB(参见，例如图5-6)。读出电路产生输出信号BUFOUT11。所述输出信号直接提供到脉冲发生器13和反相器12。输出信号BUFOUT12由反相器12产生，并提供到脉冲发生器14。这些脉冲发生器13和14产生时钟信号PCLK11和PCLK12，如图所示。
现在参考图3，示出了优选的读出电路11。图示的读出电路11包括差分放大器31和输入电连接到差分放大器31的输出DET的反相器33。差分放大器31包括连接在信号线31b和地或负参考电位Vss之间的电流源S1。NMOS晶体管N1和N2也和PMOS晶体管P1和P2一起提供。正如本领域的技术人员所知，NMOS晶体管N1和N2优选具有类似的特性，PMOS晶体管P1和P2优选具有类似的特性。差分放大器31通过放大实际输入IN和互补输入INB之间电位差进行工作。特别是当实际输入IN的电位大于互补输入INB的电位时，电位差将被放大，输出DET将被驱动到逻辑0电平，反相器33的输出BUFOUT将被驱动到逻辑1电平。此外，当互补输入INB的电位大于实际输入IN的电位时，输出DET将被驱动到逻辑1电平，反相器33的输出BUFOUT将被驱动到逻辑0电平。
现在参考图1和5，读出电路11的输出BUFOUT11直接提供到脉冲放大器13和反相器12，但由于与差分放大器31和反相器33有关的延迟，输出BUFOUT11的上升沿相对于时钟信号CLK的上升沿延迟量T11，输出BUFOUT11的下降沿相对于时钟信号CLK的下降沿延迟量T14。反相器12的输出BUFOUT12也表示输出BUFOUT11的反相信号和延迟信号，其中附加的反相器延迟由时间间隔T15表示。
现在参考图4，示出了优选的脉冲发生器。所述脉冲发生器包括串联地电连接在中间输出节点PRES和地或负参考电位Vss之间的一对NMOS晶体管N3和N4。也提供一个PMOS上拉晶体管P3。这些晶体管构成一个响应部分41。PMOS上拉晶体管P3串联地电连接在中间输出节点PRES和电源电位Vcc之间。PMOS晶体管P3和NMOS晶体管N4的栅电极电连接在一起，并连接到反馈延迟电路45的输出PFED。所述反馈延迟电路包括一对反相器45a和45b，对中间输出节点PRES处的信号提供预定的延迟。中间输出节点PRES也可以作为反相器43a的输入。反相器43a的输出提供到PMOS上拉晶体管P4的栅电极。反相器43a和PMOS晶体管P4一起形成锁存器43。输出反相器47产生输出信号POUT。
现在介绍图4脉冲发生器的操作。特别是，当输入信号PIN在逻辑0电平时，中间输出节点PRES将保持在逻辑1电平。中间输出节点PRES不允许保持在逻辑0电平，是由于该逻辑0电平将穿过反馈延迟电路45到达起上拉节点PRES作用的PMOS上拉晶体管P3。然而，一旦节点PRES达到最小的逻辑1电平，反相器43a的输出将转换为逻辑0电平并导通PMOS上拉晶体管P4。由此，在静态工作期间，中间输出节点PRES将保持在逻辑1电平，NMOS下拉晶体管N4将导通。然后，如果输入信号PIN驱动到逻辑1电平，NMOS晶体管N3将导通，并将中间输出节点PRES拉到逻辑0电平(由于NMOS晶体管N4同样导通)。所述逻辑0电平将在反相器47的输出转换为逻辑1信号(即，POUT由0电平转换为1电平)。此外，经过由反馈延迟电路45中的反相器45a和45b有关的延迟建立的预定时间间隔之后，中间输出节点PRES的逻辑0电平将传递到节点PFED。这将截止NMOS晶体管N4并导通PMOS晶体管P3，由此将中间输出节点PRES拉回到逻辑1电平。反相器47的输出POUT然后转换回到逻辑0电平。
因此，脉冲发生器13输出处的信号PCKL11将作为脉冲提供，如图5所示，所述脉冲的上升沿相对于信号BUFOUT11的上升沿延迟时间间隔T12(相对于时钟信号CLK的上升沿延迟时间间隔T13)。类似地，脉冲发生器14输出处的信号PCKL12将作为脉冲提供，所述脉冲的上升沿相对于信号BUFOUT12的上升沿延迟时间间隔T16(并相对于时钟信号CLK的下降沿延迟时间间隔T17＝T14+T15+T16)。不利的是，由于时间间隔T17的周期大于时间间隔T13的周期(量等于与反相器12有关的延迟)，在相对于时钟信号CLK的上升沿脉冲信号PCLK11的同步和相对于时钟信号CLK的下降沿脉冲信号PCLK12的同步之间存在时滞。所述时滞引起需要提高同步的集成电路的不正常动作。
要解决与图1器件有关的所述限制，提供了本发明更优选的实施例。所述实施例由图2示出。图2的器件类似于图1的器件，然而，可以使用两个读出电路21和22代替图1示出的单个读出电路11和反相器12。这两个读出电路21和22有匹配特性。在所述更优选配置的基础上，信号BUFOUT21与时钟信号CLK上升沿的同步可以与信号BUFOUT22与时钟信号CLK下降沿的同步匹配(即，T21＝T24)，如图6所示。类似地，脉冲信号PCLK21与时钟信号CLK上升沿的同步可以与脉冲信号PCLK22与时钟信号CLK下降沿的同步匹配(即，(T21+T22)＝T23＝T26＝(T24+T25))。
在附图和说明书中，公开了本发明的典型优选实施例，虽然使用了特定的术语，但仅为通用和描述性意义而不是限定的目的，本发明的范围阐述在下面的权利要求书中。
权利要求
1.一种集成电路器件，包括第一信号发生器，在实际输入端和互补输入端分别接收第一输入信号和第一输入信号的互补信号，并产生前沿与第一输入信号的前沿同步但相对延迟第一时间间隔的第一输出信号；以及第二信号发生器，在互补输入端和实际输入端分别接收第一输入信号和第一输入信号的互补信号，并产生前沿与第一输入信号的互补信号的前沿同步但相对延迟第一时间间隔的第二输出信号。
2.根据权利要求1的器件，其中所述第一和第二信号发生器分别包括第一和第二差分放大器。
3.根据权利要求1的器件，还包括响应于第一输出信号的第一脉冲发生器；以及响应于第二输出信号的第二脉冲发生器。
4.根据权利要求3的器件，其中所述第一脉冲发生器包括串联地电连接在第一参考电位和中间输出节点之间的第一PMOS晶体管；串联地电连接在中间输出节点和第二参考电位之间的一对NMOS晶体管；以及具有输入电连接到中间输出节点和输出电连接到第一PMOS晶体管栅电极的反馈延迟电路。
5.根据权利要求4的器件，其中所述一对NMOS晶体管的第一个有电连接到所述第一信号发生器输出的栅电极，其中所述一对NMOS晶体管的第二个有电连接到所述反馈延迟电路输出的栅电极。
6.根据权利要求5的器件，还包括串联地电连接到第一参考电位和中间输出节点之间的第二PMOS晶体管；以及具有输入电连接到中间输出节点和输出电连接到所述第二PMOS晶体管栅电极的反相器。
7.根据权利要求2的器件，还包括响应于第一输出信号的第一脉冲发生器；以及响应于第二输出信号的第二脉冲发生器。
8.根据权利要求7的器件，其中所述第一脉冲发生器包括串联地电连接在第一参考电位和中间输出节点之间的第一PMOS晶体管；串联地电连接在中间输出节点和第二参考电位之间的一对NMOS晶体管；以及输入电连接到中间输出节点和输出电连接到第一PMOS晶体管栅电极的反馈延迟电路。
9.根据权利要求8的器件，其中所述一对NMOS晶体管的第一个有电连接到所述第一信号发生器输出的栅电极，其中所述一对NMOS晶体管的第二个有电连接到所述反馈延迟电路输出的栅电极。
10.根据权利要求9的器件，还包括串联地电连接到第一参考电位和中间输出节点之间的第二PMOS晶体管；以及输入电连接到中间输出节点和输出电连接到所述第二PMOS晶体管栅电极的反相器。
11.一种集成电路器件，包括具有实际输入和互补输入端分别接收时钟信号和反相的时钟信号的第一差分放大器；具有实际输入和互补输入端分别接收反相的时钟信号和时钟信号的第二差分放大器；输入电连接到所述第一差分放大器输出的第一脉冲发生器；以及输入电连接到所述第二差分放大器输出的第二脉冲发生器。
12.根据权利要求11的器件，其中所述第一脉冲发生器包括串联地电连接在第一参考电位和中间输出节点之间的第一PMOS晶体管；串联地电连接在中间输出节点和第二参考电位之间的一对NMOS晶体管；以及输入电连接到中间输出节点和输出电连接到第一PMOS晶体管栅电极的反馈延迟电路。
13.根据权利要求12的器件，其中所述一对NMOS晶体管的第一个有电连接到所述第一信号发生器输出的栅电极，其中所述一对NMOS晶体管的第二个有电连接到所述反馈延迟电路输出的栅电极。
14.根据权利要求13的器件，还包括串联地电连接到第一参考电位和中间输出节点之间的第二PMOS晶体管；以及输入电连接到中间输出节点和输出电连接到所述第二PMOS晶体管栅电极的反相器。
全文摘要
集成电路包括第一和第二信号发生器。前者在实际输入和互补输入端接收第一输入信号和第一输入信号的互补信号,产生前沿与第一输入信号的前沿同步但延迟第一时间间隔的第一输出信号。后者在互补和实际输入端接收第一输入信号和第一输入信号的互补信号,产生前沿与第一输入信号的互补信号的前沿同步但延迟第一时间间隔的第二输出信号。优选提供第一和第二脉冲产生器用于响应第一和第二输出信号。
文档编号G11C7/22GK1246710SQ9910829
公开日2000年3月8日 申请日期1999年6月14日 优先权日1998年7月13日
发明者朱容奎, 李祯培 申请人:三星电子株式会社