储电路包括：第一上拉晶体管PU 201、第一下 拉晶体管PD 202、第一通过栅晶体管PG 205、第二上拉晶体管PU 203、第二下拉晶体管PD 204 W及第二通过栅晶体管PG 206,第一上拉晶体管201的源极电性连接到电压源Vdd ;第 一下拉晶体管202的源极电性连接到接地点Vss,第一下拉晶体管202的栅极和漏极分别与 第一上拉晶体管201的栅极和漏极电性连接；第一通过栅晶体管205的源极和漏极中的一 个（例如源极）电性连接到位线化，另一个（例如漏极）电性连接到第一下拉晶体管202 的漏极，其中所述第一通过栅晶体管205包括两组（在该实施例中为两个）Fin W及在每组 (或每个）Fin上对应形成的栅极，形成在第一组（在该实施例中为第一个）Fin 2051上的 第一栅极电性连接到第一字线WLA，形成在第二组（在该实施例中为第二个）Fin 2052上的 第二栅极电性连接到第二字线WLB，且连接所述第一字线WLA的第一栅极与连接所述第二 字线WLB的第二栅极绝缘；第二上拉晶体管203的源极电性连接到电压源Vdd,第二上拉晶 体管203的栅极和漏极分别与第一上拉晶体管201的漏极和栅极电性连接；第二下拉晶体 管204的源极电性连接到接地点Vss,第二下拉晶体管204的栅极和漏极分别与第二上拉 晶体管203的栅极和漏极电性连接；第二通过栅晶体管206的源极和漏极中的一个（例如 源极）电性连接到互补位巧瓦，，另一个（例如漏极）电性连接到第二下拉晶体管204的 漏极，其中第二通过栅晶体管206包括两组（在该实施例中为两个）Fin W及在每组（或每 个）Fin上对应形成的栅极，形成在第一组（在该实施例中为第一个）Fin 2061上的第一栅 极电性连接到第一字线WLA，形成在第二组（在该实施例中为第二个）Fin 2062上的第二栅 极电性连接到第二字线WLB，且连接所述第一字线WLA的第一栅极与连接所述第二字线WLB 的第二栅极绝缘。
[0078] 运里，第一通过栅晶体管的源极和漏极与其他晶体管的连接关系与第二通过栅晶 体管的源极和漏极与其他晶体管的连接关系相应对称，即若第一通过栅晶体管的源极电性 连接位线化，漏极电性连接第一下拉晶体管的漏极，则第二通过栅晶体管的源极电性连接 互补位线瓦，漏极电性连接第二下拉晶体管的漏极；若第一通过栅晶体管的漏极电性连 接位线化，源极电性连接第一下拉晶体管的漏极，则第二通过栅晶体管的漏极电性连接互 补位线坂源极电性连接第二下拉晶体管的漏极。 阳0巧]在该实施例中，第一上拉晶体管201的Fin的数量和第二上拉晶体管203的Fin 的数量分别为1个，第一下拉晶体管202的Fin的数量和第二下拉晶体管204的Fin的数 量分别为2个，第一通过栅晶体管205的Fin的数量和第二通过栅晶体管206的Fin的数 量分别为2个，并且第一通过栅晶体管205中形成在1个Fin上的第一栅极连接第一字线 WLA，形成在另1个Fin上的第二栅极连接第二字线WLB，第二通过栅晶体管206中形成在 1个Fin上的第一栅极连接第一字线WLA，形成在另1个Fin上的第二栅极连接第二字线 WLB (如图2A和图2B所示）。
[0080] 在进行读操作时，第一字线WLA连接高电平且第二字线WLB连接低电平，或 者第一字线WLA连接低电平且第二字线WLB连接高电平，均可W使得第一通过栅晶体 管205和第二通过栅晶体管206各自只有一个Fin两端的源极和漏极导通，而第一下拉 晶体管202和第二下拉晶体管的各自两个Fin两端的源极和漏极均导通，由于通过各 个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，从而在进行读操作时， i因此可W获得期望的较好的读噪声容限（例如大于lOOmV)。
[0081] 在进行写操作时，第一字线WLA连接高电平且第二字线WLB连接高电平，使得第一 通过栅晶体管205和第二通过栅晶体管206各自的两个Fin两端的源极和漏极均导通，而 第一上拉晶体管201和第二上拉晶体管203各自只有一个Fin两端的源极和漏极导通，类 似地，由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，从而在 进行写操作时，
因此可W获得期望的较好的写容限（例如大于 200mV)O
[0082] 在该实施例中，通过将通过栅晶体管中形成在Fin上的栅极分成两个，第一栅极 连接第一字线，第二栅极连接第二字线，并且在读操作和写操作时，根据需要分别确定第一 字线和第二字线连接高低电平的情况，从而可W在读操作时获得期望的读噪声容限，W及 在写操作时获得期望的写容限。
[0083] 在本发明的实施例中，第一上拉晶体管201和第二上拉晶体管203可W为 PM0S(P-channel Metal Oxide Semiconductor, P沟道金属氧化物半导体）场效应晶体 管，第一下拉晶体管202和第二下拉晶体管204可W为NM0S(N-channel Metal Oxide Semicomluctor，N沟道金属氧化物半导体）场效应晶体管；其中第一上拉晶体管201和第 一下拉晶体管202组成第一反相器，第二上拉晶体管203和第二下拉晶体管204组成第二 反相器。在本发明的实施例中，第一通过栅晶体管205和第二通过栅晶体管206可W为NMOS 场效应晶体管。
[0084] 在上述实施例中，所述第一上拉晶体管、第一下拉晶体管、第一通过栅晶体管各自 Fin的数量分别与所述第二上拉晶体管、第二下拉晶体管、第二通过栅晶体管各自Fin的数 量相等，运可W使得在读"1"和"0 "时速度相同或者在写"1"和"0 "时速度相同。当然，本 领域技术人员应该理解，所述静态存储电路的左右两边相应的晶体管的Fin的数量也可W 不相等，即左右可W不对称，例如，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体 管的Fin的数量不相等；或者，第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的 Fin的数量不相等；或者，第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的 Fin的数量不相等。运将导致读"1"和"0"的速度不同或者写"1"和"0"的速度不同。
[00化]在本发明的另一些实施例中，也可W只在一个部件中，上拉晶体管的Fin的数量 为1个，下拉晶体管的Fin的数量为2个，通过栅晶体管的Fin的数量为2个，所述通过栅 晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另1个Fin上的第二栅 极连接所述第二字线。
[0086] 在本发明的另一些实施例中，每组部件中，上拉晶体管的Fin的数量为2个，下拉 晶体管的Fin的数量为4个，通过栅晶体管的Fin的数量为4个，所述通过栅晶体管中形成 在1个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第 二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成 在另2个Fin上的第二栅极连接所述第二字线。
[0087] 其中，对于所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第 一字线，形成在另3个Fin上的第二栅极连接所述第二字线的静态存储电路或静 态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得 巧者第一字线连接低电平且第二字线连接高电平，使得
*均能获得期望的较好的读噪声容限，当然，第一字线连接高 电平且第二字线连接低电平的读噪声容限效果更好；在进行写操作时，第一字线连接高电 平且第二字线连接高电平，使得
*获得期望的较好的写容限。
[0088] 对于所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成 在另2个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读 操作时，第一字线连接高电平且第二字线连接低电平，或者第一字线连接低电平且第二字 线连接高电平，均使得
，获得期望的较好的读噪声容限；在进行 写操作时，第一字线连接高电平且第二字线连接高电平，使得
获得期望的较好的写容限。
[0089] 在本发明的另一些实施例中，在每组部件中，上拉晶体管的Fin的数量为3个，下 拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形 成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第 二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成 在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin 上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线。
[0090] 其中，对于所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第 一字线，形成在另5个Fin上的第二栅极连接所述第二字线的静态存储电路或静 态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得
，W获得期望的较好的读噪声容限；在进行写操作时，第一字线 连接高电平且第二字线连接高电平，使得
或者第一字线连接低 电平且第二字线连接高电平，使箱
I均能获得期望的较好的写 容限，当然，第一字线连接高电平且第二字线连接高电平的写容限效果更好。
[0091] 对于所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成 在另4个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行 读操作时，第一字线连接高电平且第二字线连接低电平，使得
或者第一字线连接低电平且第二字线连接高电平，使得 ，均 能获得期望的较好的读噪声容限，当然，第一字线连接高电平且第二字线连接低电平的读 噪声容限效果更好；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得
?获得期望的较好的写容限。
[0092] 对于所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成 在另3个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读 操作时，第一字线连接高电平且第二字线连接低电平，或者第一字线连接低电平且第二字 线连接高电平，均使得
*获得期望的较好的读噪声容限；在进行 写操作时，第一字线连接高电平且第二字线连接高电平，使爷
获得期望的较好的写容限。
[0093] 当然，在本发明的实施例中，还包括：每组部件中的上拉晶体管、下拉晶体管W及 通过栅晶体管的各自的Fin的数量之比为1:2:2的静态存储电路中其他情况，例如，上拉晶 体管、下拉晶体管W及通过栅晶体管的各自的Fin的数量分别为4个，8个，8个的电路等， 均能获得期望的较好的读噪声容限和写容限，运里不再一一寶述。
[0094] 图3A是示意性地示出根据本发明另一些实施例的静态存储电路的连接图。图 3B是示意性地示出根据本发明另一些实施例的静态存储单元的元件布局图。图3A示出 了两组组部件中的上拉晶体管、下拉晶体管W及通过栅晶体管的各自的Fin的数量之比 为1:3:3的静态存储电路中的一种电路。图3A中的第一上拉晶体管301、第一下拉晶体管 302、 第一通过栅晶体管305 (包括第一组Fin 3051和第二组Fin 3052)、第二上拉晶体管 303、 第二下拉晶体管304 W及第二通过栅晶体管306 (包括第一组Fin 3061和第二组Fin 3062)的连接关系与图2A中的第一上拉晶体管201、第一下拉晶体管202、第一通过栅晶体 管205 (包括第一组Fin 2051和第二组Fin 2052)、第二上拉晶体管203、第二下拉晶体管 204 W及第二通过栅晶体管206 (包括第一组Fin 2061和第二组Fin 2062)的连接关系