专利名称：堆迭式闸极快闪记忆元件的制作方法
技术领域：
本发明是有关于一种半导体记忆元件，特别是有关于一种堆迭式闸极(stacked-gate)快闪记忆元件。
Jung-Dal Choi等人在IEEE 2000，“A0.15μm NAND Flash Technology with0.11μm2Cell Size for l Gbit Flash Memory”揭示一种高密度快闪记忆体，其中为了连接NAND记忆胞阵列，利用一条复晶硅作为共同的源极线，而钨位线则是以镶嵌式制程形成在源极线之上。此种双层的内连线结构具有制程简单与减少制程步骤的优点。
另外，H.Watanabe等人在IEEE 1998，“Novel 0.44μm2Ti-Salicide STIcell Technofogy for High Density NOR Flash Memores and High PerformanceEmbedded AppIication”揭示另一种高密度快闪记忆体，其结构包含浅沟槽隔离结构、硅化钛的复晶硅闸极与源极/汲极、以及钨局部内连源极线。
其主要缺陷在于当源极线开口发生对准失误而曝露出控制闸极时，不可避免地容易发生源极线与控制闸极之间发生短路，降低元件优良率及可靠度。
发明内容
本发明的主要目的是提供一种堆迭式闸极快闪记忆元件，通过具有一源极线介于堆迭闸极之间，且此源极线的表面高度低于堆迭闸极的高度，当源极线开口发生对准失误而曝露出控制闸极时，此种凹入式的源极线可以避免源极线与控制闸极之间发生短路，达到提高元件优良率及增加元件可靠度的目的。
本发明的目的是这样实现的一种堆迭式闸极快闪记忆元件，其特征是它包括隧穿氧化层设于半导体基底上；堆迭闸极阵列设于该隧穿氧化层上，该堆迭闸极包括一浮置闸极于该隧穿氧化层上、闸极间介电层于该浮置闸极上及控制闸极于该闸极间介电层上；交替排列的源极/汲极区设于该堆迭闸极之间；第一介电层覆于该堆迭闸极与基底上，该第一介电层具有一源极线开口通到该源极区；源极线将该源极线开口填满部分与该源极区形威接触，该源极线是设置于该堆迭闸极之间，且其表面高度低于该堆迭闸极；第二介电层覆于该源极线与该第一介电层上，该第二介电层具有一栓塞开口通到该汲极区；汲极金属栓塞填入该栓塞开口与该汲极形成接触；金属位线设于该第二介电层上，与该汲极金属栓塞形成接触。
该浮置闸极包含掺杂复晶硅。该控制闸极包含掺杂复晶硅。更包括金属硅化物设于该控制闸极与该源极/汲极区上。该金属硅化物为硅化钴。更包括间隔层设于该堆迭闸极的侧壁。该间隔层包含氮化硅。该源极线的材质是选自下列的至少一种钨、钛、掺杂硅或其组合。该金属栓塞包含钨。该基底上更包括浅沟槽隔离区。该浅沟槽隔离区的表面高度低于该基底表面。该源极/汲极区具有一接合深度，该浅沟槽隔离区的表面高度是介于该基底表面与该接合深度之间。
下面结合较佳实施例配合附图详细说明。
图1是本发明的快闪记忆体俯视示意图。
图2是图1的A-A剖视示意图。
图3是图1的B-B剖视示意图。
浮置闸极12是由一浮置闸极层所形成，其材质可为掺杂复晶硅。较佳者，浮置闸极12的厚度约为1000-4000，可利用低压化学气相沉积法在530-650℃之间，以硅烷(SiH4)为反应气体沉积而成。在浮置闸极12之上沉积有一厚度约250-300的闸极间介电层13，其材质通常为ONO(氧化物/氮化物/氧化物)或Ta2O5。在闸极间介电层13之上，形成有一控制闸极14。控制闸极14通常亦为掺杂复晶硅，厚度较佳约3000-4000。
在堆迭闸极50之间的基底11中，形成有交替排列的汲极区26与源极区27。源极/汲极区26、27可利用堆迭闸极50作为罩幕，以离子布植形成，布植浓度约在1×1015-5×1015atoms/cm3之间。如图2中所示，源极/汲极区26、27具有一接合深度D1。
在堆迭间极50的侧壁形成有一氮化硅间隔层，覆盖住浮置闸极12、闸极间介电层13和控制闸极14的边缘表面。侧壁间隔层28的厚度较佳在1500-2000之间。在形成间隔层之后，进行N+离子布植，可形成源极/汲极区。
在控制闸极I4与源极/汲极区26、27之上，形成有自对准硅化物29(Salicides；Self-Aligned Silicides)，其可降低阻值，以提高记忆元件的操作速度。自对准硅化物29的材质以硅化钴较佳，厚度约1000-2000。
在堆迭闸极50之上，形成有一平坦化的内层介电层30(ILD；InterLayerDielectric)，厚度约3000-4000。内层介电层30的材质较佳为硼磷-四乙氧基硅烷(BP-TEOS)。内层介电层30具有一开口31，介于堆迭闸极50之间，通到底下的源极区27。
在源极区27之上的堆迭闸极50之间，形成有一源极线41将开口31填满部分。源极线41沿着堆迭闸极的间隔层28之间往下延伸与源极区27形成接触。本发明的一重要特征是，此源极线41的表面高度低于控制闸极14的上表面，如图2中所示。当源极线开口31发生对准失误而曝露出控制闸极14时，此种“凹入式(recessed)的源极线41可以避免源极线与控制闸极之间发生短路。由于对准失误发生的机率会随着元件尺寸的缩小而增加，因此本发明此种特征将有助于提高元件优良率，增加元件可靠度。源极线41的材质选自钨、银、掺杂硅或是其组合。
在内层介电层30之上形成有一层金属间介电层32(IMD；InterMetalDielectric)，厚度约10000-12000。金属间介电层32覆盖住源极区27上的源极线41，但具有一拴塞开口33通到底下的汲极区26。金属间介电层32可由一种或一种以上半导体技术中常用的介电材料所构成，例如，氧化硅，硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)或低介电常数材料，如氟硅玻璃(FSG)等。在汲极区26之上形成有一金属栓塞40将栓塞开口33完全填满。金属栓塞40沿着堆迭闸极的间隔层28之间往下延伸与汲极区26形成接触。金属栓塞40的材质以钨较佳。在金属间介电层32之上形成有一金属位元线44，厚度约7000-8000，其可先沉积一层毯覆性的金属材料，然后再将其蚀刻成位元线。
在图1中，金属栓塞40与源极区26的接触位置以x表示。在图2中，金属位元线44是横跨在金属间介电层32上方并与汲极栓塞40形成接触，而源极区27上的源极线41是以前后方向延伸。
图3为图1沿着B-B线所得的剖视示意图，其显示有多数个浅沟槽隔离结构(ST)60延伸到基底11中。浅沟槽隔离结构60的形成是将一隔离氧化层填入隔离沟槽62中，然后以回蚀刻或化学机械研磨法将其平坦化。本发明的另一顶重要特征是，浅沟槽隔离结构60是凹入基底表面，然而其凹入的深度D2不应低于源极/汲极区的接合深度D1。易言之，浅沟槽隔离结构60的表面高度最好介于基底表面与源极/汲极区的接合深度之间(0＜D1＜D2)。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，所作些许的更动与润饰，都属于本发明的保护范围之内。
权利要求
1.一种堆迭式闸极快闪记忆元件，其特征是它包括隧穿氧化层设于半导体基底上；堆迭闸极阵列设于该隧穿氧化层上，该堆迭闸极包括一浮置闸极于该隧穿氧化层上、闸极间介电层于该浮置闸极上及控制闸极于该闸极间介电层上；交替排列的源极/汲极区设于该堆迭闸极之间；第一介电层覆于该堆迭闸极与基底上，该第一介电层具有一源极线开口通到该源极区；源极线将该源极线开口填满部分与该源极区形威接触，该源极线是设置于该堆迭闸极之间，且其表面高度低于该堆迭闸极；第二介电层覆于该源极线与该第一介电层上，该第二介电层具有一栓塞开口通到该汲极区；汲极金属栓塞填入该栓塞开口与该汲极形成接触；金属位线设于该第二介电层上，与该汲极金属栓塞形成接触。
2.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是该浮置闸极包含掺杂复晶硅。
3.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是该控制闸极包含掺杂复晶硅。
4.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是更包括金属硅化物设于该控制闸极与该源极/汲极区上。
5.根据权利要求4所述的堆迭式闸极快闪记忆元件，其特征是该金属硅化物为硅化钴。
6.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是更包括间隔层设于该堆迭闸极的侧壁。
7.根据权利要求6所述的堆迭式闸极快闪记忆元件，其特征是该间隔层包含氮化硅。
8.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是该源极线的材质是选自下列的至少一种钨、钛、掺杂硅或其组合。
9.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是该金属栓塞包含钨。
10.根据权利要求1所述的堆迭式闸极快闪记忆元件，其特征是该基底上更包括浅沟槽隔离区。
11.根据权利要求10所述的堆迭式闸极快闪记忆元件，其特征是该浅沟槽隔离区的表面高度低于该基底表面。
12.根据权利要求11所述的堆迭式闸极快闪记忆元件，其特征是该源极/汲极区具有一接合深度，该浅沟槽隔离区的表面高度是介于该基底表面与该接合深度之间。
全文摘要
一种堆迭式闸极快闪记忆元件，它是形成在－P－淡掺杂的硅基底上，在此基底上形成有隧穿氧化层。在隧穿氧化层上形成有堆迭闸极，包括浮置闸极、闸极间介电层和控制闸极。堆迭闸极在浮置闸极、闸极间介电层和控制闸极的边缘具有侧壁。具有一源极线介于堆迭闸极之间，且此源极线的表面高度低于堆迭闸极的高度，当源极线开口发生对准失误而曝露出控制闸极时，此种凹入式的源极线可以避免源极线与控制闸极之间发生短路，具有提高元件优良率及增加元件可靠度的功效。
文档编号H01L27/105GK1427481SQ01140378
公开日2003年7月2日 申请日期2001年12月17日 优先权日2001年12月17日
发明者许以仁 申请人:世界先进积体电路股份有限公司