专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，尤其涉及非易失性半导体存储器。
在EPROM及EERPOM存储器单元中，在浮栅电极中存储载流子，并根据有无载流子进行数据存储，同时通过检测因有无载流子引起的阈值电压的变化，进行数据的读出。特别是在EEPROM中，有在整个存储器单元阵列进行数据删除的闪速(flash)EERPOM，或者将存储器单元阵列划分成任意的块并以各块为单位进行数据删除的闪速EEPROM，这种闪速EEPROM也称为闪速存储器，它具有能够实现大容量、低功耗、高速、而且耐冲击性的优异的特点。因此，闪速EERPOM在各种便携式装置中使用。另外，闪速EEPROM的存储器单元具有与EEPROM相比更加容易实现高集成度的优点。
以往，作为构成闪速EEPROM的存储器单元，提出叠层栅型与分裂栅极型这两种方案。
在叠层栅极型存储器单元中，使浮栅电极存储电子的写入动作，是使半导体基板的沟道中的电子成为热电子注入浮栅电极。这时，必须对控制栅电极加上十几伏的电压。另外，在叠层栅型存储器单元中，拉出浮栅电极存储的电子即删除动作，是从源极区向浮栅电极流过福勒—诺尔德海姆隧道电流(Fowler-Nordheim Tunnel Current，下面称为FN隧道电流)。这时，必须对源极区施加十几伏的电压。
在分裂栅型存储器单元中，使浮栅电极存储电子的写入动作，是使半导体基板的沟道中的电子成为热电子注入浮栅电极。这时必须对源极区施加十几伏的电压。另外，在分裂栅型存储器单元中，从浮栅电极拉出电子即删除动作，是从控制栅电极向浮栅电极流过FN隧道电流。这时，必须对控制栅极施加十几伏的电压。
这样，已有的叠层栅型及分裂栅型的存储器单元在写入动作中为了向浮栅电极注入电子，要利用热电子，而在删除动作中，为了拉出浮栅电极存储的电子，要利用FN隧道电流。
然而，为了长时间保持浮栅电极存储的载流子，必须增加包围浮栅电极的绝缘膜的膜厚。但是，在对浮栅电极注入或拉出电子时，要利用热电子或FN隧道电流。因此，越是增加包围浮栅电极的绝缘膜的膜厚，则在写入动作或删除动作中对控制栅电极或漏极区施加的电压(下面称为“存储器单元的工作电压”)就必须越高。
另外，存储器单元工作电压是利用升压电路生成的。在这种情况下，实用的电压为十几伏。另外，在采用硅氧化膜作为包围浮栅电极的绝缘膜时，若存储器单元工作电压采用十几伏，则该硅氧化膜的膜厚要在10nm以上，这是很困难的。因而，以往为了将存储器单元的工作电压限制在十几伏，在采用硅氧化膜作为包围浮栅电极的绝缘膜时，使硅氧化膜的膜厚为十几纳米以下。已经知道，若该硅氧化膜的膜厚为8nm以上，则能够将浮栅电极存储的电子保持实用上某种程度上能够满足要求的时间。
另外，在使浮栅电极存储空穴时，也与上述存储电子的情况相同，通过使作为包围浮栅电极的绝缘膜的硅氧化膜膜厚为十几纳米以下，将存储器单元的工作电压抑制在十几伏以下，同时将浮栅电极存储的空穴保持实用上某种程度上能够满足要求的时间。
近年来，在闪速EERPOM中，已确保浮栅电极存储的载流子的保持时间足够长(10年以上)，在这一基础上还要求实现比现在更低电压、更高速动作、更低功耗及更高集成度的目标。
如上所述，在以往用硅氧化膜作为包围浮栅电极的绝缘膜时，为了确保10年以上的载流子保持时间，必须避免使硅氧化膜的膜厚小于8nm。
另外，若谋求使存储器单元的工作电压实现低电压化，则升压用的时间(读时间)缩短，因而可以谋求使写入动作及删除动作在这一程度上实现高速化。另外，也能够谋求实现低功耗。
另外，对于生成存储器单元的工作电压用的升压电路，其生成的电压越高，电路规模就越增大。而且，构成闪速EEPROM的外围电路(译码器、读出放大器、缓冲器等)的晶体管，其耐压越高，在基板上的占有面积(晶体管尺寸)越大。因此，若使存储器单元的工作电压为低电压，则升压电路的电路规模可以减小，同时构成升压电路的晶体管尺寸也减小，所以能够谋求实现高集成度。
因而，通过谋求使存储器单元的工作电压实现低电压化，就能够同时全部实现高速动作，低功耗及高集成度。
另外，以往还知道一种分裂栅型闪速EERPOM，它是通过使源极扩散层与浮栅实现电容耦合，从而利用源极扩散层的电位来控制浮栅的电位。在该结构中，源极扩散层与浮栅实现电容耦合，同时控制栅也相对于浮栅实现电容耦合，在这种情况下，在以往的分裂栅型闪速EEPROM的结构中，由于控制栅覆盖浮栅的上方及侧面，因此控制栅与浮栅相对的面积大。所以，控制栅与浮栅的耦合比在一定的程度上较大。因而，源极扩散层与控制栅的耦合比相对变小，因此为了利用源极扩散层的电位来控制浮栅的电位，必须对源极扩散层加上高电压。结果，在已有的分裂栅型利用源极扩散层电位来控制浮栅电位的结构的闪速EEPROM，很难使工作电压实现低电压化。
本发明的另一个目的在于，在上述半导体存储器中，通过减少浮栅与控制栅的耦合比，来增加扩散层与浮栅的耦合比。
本发明的一种的半导体存储器具有浮栅、与浮栅电容耦合并控制浮栅电位用的第一扩散层、以及与浮栅相对配置的控制栅。而且，在进行删除动作时，从控制栅向浮栅流过隧道电流的方向是与半导体基板的主表面实质上平行的方向。另外，本发明的扩散层意味着在半导体基板表面形成的杂质区等。另外，半导体基板不仅包含通常的半导体基板，也包含在绝缘基板上形成的半导体层，是一个广义的概念。
在所述本发明的一种的半导体存储器中，如上所述，在进行删除动作时，从控制栅向浮栅流过隧道电流的方向是与半导体基板的主表面实质上平行的方向，通过采用这样的结构，即使控制栅在浮栅的上方没有重叠的区域，也能够从浮栅拉出载流子，以此形成隧道电流。这样，与控制栅在浮栅上方重叠的结构相比，能够减少浮栅与控制栅之间的电容。因此，由于浮栅与控制栅的耦合比减小，所以第1扩散层与浮栅的耦合比增加。这样，与控制栅在浮栅上方重叠的结构相比，即使对第1扩散层施加低电压的情况下，也能够很容易使浮栅电位上升，因此能够以低电压进行写入。另外，由于能够相应于电压降低的大小使升压用的时间缩短，因此能够进行高速写入。再有，在删除中也由于控制栅与浮栅容易产生电位差，因此与以往相比，能够以较低的控制栅电压进行彻底的删除。
在上述本发明的一种的半导体存储器中，最好是浮栅在与控制栅相对的部分具有在相对于半导体基板的主表面实质上平行的方向上形成的尖状的前端部。若采用这样的构成，则由于能够使电场集中在尖状的前端部，因此与没有尖状的前端部的情况相比，删除时即使对控制栅所加的电压较低时，也能够从浮栅拉出载流子。这样，能够以低电压进行删除。另外，相应于电压的这一点降低，升压用的时间相应缩短，因此能够进行高速的删除。另外，由于利用尖状的前端部，使浮栅与控制栅的耦合更减少，因此第1扩散层与浮栅的耦合比更增加。这样，与没有尖状的结构的情况相比，对扩散层施加低电压时也能够很容易使浮栅电位上升，因此能够以低电压进行高速的写入。
在包含具有上述尖状前端部的浮栅的半导体存储器中，最好是浮栅的尖状前端部利用各向同性腐蚀形成。若这样构成，则容易在浮栅上形成尖状前端部。
另外，在包含具有上述尖状前端部的浮栅的半导体存储器中，浮栅的尖状前端部也可以位于浮栅的控制一侧的侧端部下面附近。另外，也可以还具有在浮栅的尖状前端部与控制栅的与浮栅的尖状前端部相对的部分之间形成的隧道绝缘膜。另外，浮栅的包含尖状前端部的侧面也可以形成凹状。另外，控制栅的与浮栅的尖状前端部相对的部分也可以形成凹状。
在包含具有上述尖状前端部的浮栅的半导体存储器中，最好是形成的控制栅至少不与浮栅的尖状前端部以外的部分重叠。若这样构成，则由于能够很容易减小控制栅与浮栅的耦合比，因此能够增加第1扩散层与浮栅的耦合比。
在包含具有上述尖状前端部的浮栅的半导体存储器中，最好是浮栅的尖状前端部以外的部分具有50nm以下的厚度。若这样以较薄的厚度形成浮栅，则由于浮栅的与控制栅相对的部分的面积减小，因此能够相应于该面积减少量减少浮栅与控制栅的耦合比。这样，由于浮栅与第1扩散层的耦合比增加，因此即使降低对第1扩散层所加的电压，也容易进行写入。这样，通过谋求实现低电压化，就能够谋求实现高速动作、低功耗及高集成度。
在上述本发明的一种的半导体存储器中，最好是浮栅具有50nm以下的厚度。在这种情况下，若以50nm以下的极薄的厚度形成浮栅，则由于能够将浮栅整体形成为尖状，因此在浮栅上没有必要设置尖状前端部。
在上述本发明的一种的半导体存储器中，最好是在半导体基板上隔着第1绝缘膜形成控制栅，形成第1绝缘膜的半导体基板的上表面部分与形成浮栅的半导体基板的上表面部分相比要凹下，凹下程度打印第1绝缘膜的厚度但小于电子的平均自由程。若这样构成，相对于半导体基板的主表面大约垂直的控制栅的浮栅一侧的侧面能够作为相向的电极完全覆盖浮栅的尖状前端部。这样，删除时能够进一步减小对控制栅施加的电压。另外，通过使凹下深度小于电子平均自由程，能够防止写入用的热电子的发生及注入概率的下降。在这种情况下，控制栅的下表面最好位于比浮栅的下表面更下面的位置。
在上述本发明的一种的半导体存储器中，最好是在半导体基板上隔着具有第1厚度的第1绝缘膜形成控制栅，在半导体基板上隔着具有小于第1厚度的第2厚度的第2绝缘膜形成浮栅。
在上述本发明的一种的半导体存储器中，最好是浮栅与第1扩散层重叠的部分在栅极长度方向上的长度为浮栅在栅极长度方向上的长度的1/2以下。在上述本发明的一种的半导体存储器中，由于浮栅与控制栅的耦合比非常小，因此即使这样使得与浮栅电容耦合第1扩散层与浮栅仅重叠浮栅在栅极长度方向上的长度的1/2以下，也能够得到足够高的浮栅与第1扩散层的耦合比。因而，能够以第1扩散层的小电压范围来控制浮栅电位。另外，由于通过减小浮栅与第1扩散层的重叠长度，使得第1扩散层(源极扩散层)与漏极扩散层的距离比以往增大，因此能够缩短浮栅及控制栅的长度，结果能够容易谋求实现微细化及高速化。
在这种情况下，浮栅与第1扩散层的重叠部分在栅极长度方向上的长度也可以为浮栅在栅极长度方向上的长度的1/3以下。另外，浮栅与第1扩散层的耦合比最好大于浮栅与控制栅的耦合比。
在上述本发明的一种的半导体存储器中，也可以还具有在半导体基板的主表面上与第1扩散层隔着规定间隔形成的第2扩散层，在第1扩散层与第2扩散层之间，沿着与半导体基板的主表面平行的方向并隔着规定的间隔配置控制栅与浮栅。
图2为
图1所示一实施形态的存储器单元的部分放大剖面图。
图3为本发明一实施形态的半导体存储器的总体构成的方框图。
图4～图10为说明图1所示半导体存储器的存储器单元的制造工艺用的剖面图。
首先，参照图1及图2说明本发明一实施形态的半导体存储器的存储器单元100的结构。在本实施形态的半导体存储器在硅基板1的表面隔着规定的间隔形成源极扩散层2及漏极扩散层3。又，硅基板1为本发明的“半导体基板”的一个例子，源极扩散层2为本发明的“第1扩散层”的一个例子。另外，在源极扩散层2与漏极扩散层3之间的漏极扩散层3一侧的硅基板1上，隔着具有约10nm～约15nm厚度的由硅氧化膜构成的栅极绝缘膜6，形成由多晶硅膜构成的控制栅(control·gate，CG)7。另外，栅极绝缘膜6为本发明的“第1绝缘膜”的一个例子。
另外，在源极扩散层2与漏极扩散层3之间的源极扩散层2一侧的硅基板1上，隔着具有约8nm厚度的由硅氧化膜构成的栅极绝缘膜4，形成具有约30nm厚度的由多晶硅膜构成的浮栅(floating gate，FG)5。另外，在控制栅7与浮栅5的前端部5a之间，形成由硅氧化膜构成的隧道绝缘膜6a。
这里，在本实施形态中，如上所述，浮栅5以约30nm的较薄的厚度形成。另外，浮栅5的控制栅7一侧的前端部5a呈尖状。另外，控制栅7下面形成栅极绝缘膜6的硅基板1的表面1a，与浮栅5下面形成栅极绝缘膜4的硅基板1的表面1b相比，要凹下约20nm左右。该硅基板1的表面1a的凹下量设定为大于控制栅7下面的栅极绝缘膜6的厚度(约10nm～约15nm)但小于电子的平均自由程(约30nm～约40nm)。这是根据以下的理由。
即通过将硅基板1的表面1a的凹下量设定为大于控制栅7下面的栅极绝缘膜6的厚度(约10nm～约15nm)，使得控制栅7的下表面低于浮栅5的下表面。这样，相对于硅基板1的主表面大于垂直的控制栅7的浮栅5一侧的侧面能够作为对向的电极完全覆盖浮栅5的尖状前端部5a。结果，在下述的删除动作进行时，能够进一步减小对控制栅7施加的电压。另外，通过将凹下量设定为小于电子的平均自由程，能够防止写入用的热电子的发生及注入概率的下降。
另外，在本实施形态中，在下述的删除动作进行时，电子从浮栅5的前端部5a向控制栅7沿与硅基板1的主表面实质上平行的方向被拉出。另外，源极扩散层2与浮栅5的重叠部分在栅极长度方向上的长度为浮栅5在栅极长度方向上的长度的1/3左右。
在图1所示的结构中，形成层间绝缘膜9，使其覆盖浮栅5。又，形成侧壁绝缘膜8，使其覆盖控制栅7的漏极扩散层3一侧的侧面的一部分。又形成源极电极10，使其与源极扩散层2连接。
下面参照图3说明半导体存储器150的总体构成。存储器单元阵列151是由多个存储器单元100配置成矩阵状而构成(在图3中，为了简化画面，仅画出4个存储器单元)。
在行(row)方向排列的各存储器单元100中，各控制栅7与公共的字线WL1～WLn连接，在列(column)方向排列的各存储单元100中，漏极扩散层3与公共的位线BL1～BLn连接，源极电极10与公共的源极线SL连接。
各字线WL1～WLn与行译码器152连接，各位线BL1～BLn与列译码器153连接。
从外部指定的行地址及列地址被输入至地址引脚154。该行地址及列地址从地址引脚154传送至地址锁存器155。用地址锁存器155锁存的各地址中，行地址通过地址缓冲器156被传送至行译码器152，列地址通过地址缓冲器156被传送至列译码器153。
行译码器152在各字线WL1～WLn中，选择与地址锁存器155锁存的行地址对应的字线，同时根据来自栅极电压控制电路157的信号，与后述的各动作模式对应地控制各字线WL1～WLn的电位。
列译码器153在各位线BL1～BLn中选择与地址锁存器155锁存的列地址对应的位线，根据来自漏极电压控制电路158的信号，与后述的各动作模式对应地控制各位线BL1～BLn的电位。
从外部指定的数据输入至数据引脚159。该数据从数据引脚159通过输入缓冲器160传送至列译码器153。列译码器153与该数据对应地如下所述那样控制各位线BL1～BLn的电位。
从任意存储器单元100读出的数据从各位线BL1～BLn通过列译码器153传送至读出放大器组161。读出放大器组161是电流读出放大器。用读出放大器161判别的数据从输出缓冲器162通过数据引脚159向外部输出。
源极电压控制电路163与后述的各动作模式对应地控制源极线SL的电位。
另外，上述各电路(152～163)的动作由控制芯电路164进行控制。
下面说明如上所述构成的存储器单元100的各动作(写入动作、删除动作及读出动作)。源极电压Vs通过源极线SL加在源极扩散层2(源极电极10)上。漏极电压Vd通过位线BL1～BLn加在漏极扩散层3上，控制栅电压Vcg通过字线WL1～WLn加在控制栅7上。
写入动作在进行写入动作之前，浮栅5处于删除状态(电子被拉出的状态)，在本实施形态中，处于删除状态的浮栅5保持约2V的电位。另外，在本实施形态中，将浮栅5作为栅极的晶体管及将控制栅7作为栅极的晶体管各自的阈值电压Vt都为0.5V。
在写入动作中，将存储器单元100的工作电压设定为，源极电压Vs为7V，漏极电压Vd为0.3V，控制栅电压Vcg为1V。
如上所述，由于源极扩散层2与浮栅5通过电容实现强耦合，因此即使源极扩散层2的电位采用比较低的电位7V，也能够很容易使浮栅5的电位上升。这样，将浮栅5作为栅极的晶体管处于导通(ON)状态。另外，由于对控制栅7施加了1V，因此将控制栅7作为栅极的晶体管也处于导通状态。这样，从漏极扩散层3向源极扩散层2有电子流过，同时该电子利用位于控制栅7与浮栅5之间的台阶部加速成为热电子，注入浮栅5。
在本实施形态中，如上所述，由于以约30nm的较薄的厚度形成浮栅5，同时将浮栅5的控制栅7一侧的前端部5a形成尖状，因此能够减小浮栅5与控制栅7之间的电容。这样，由于控制栅7与浮栅5之间的耦合比减小，因此源极扩散层2与浮栅5的耦合比增加。结果，在写入动作进行时，由于在对源极扩散层2加上低电压的情况下也能够很容易使浮栅5的电位上升，因此能够以低电压进行写入。另外，升压用的时间相应于电压降低的大小缩短，因此能够进行高速写入。
另外，在上述实施形态中，由于以约30nm的较薄的厚度形成浮栅5，同时将浮栅5的控制栅7一侧的前端部5a形成尖状，浮栅5与控制栅7的耦合比非常小，因此使得与浮栅5电容耦合的源极扩散层2与浮栅重叠仅浮栅5在栅极长度方向上的长度的1/3左右也能够得到足够高的浮栅5与源极扩散层2的耦合比。因而能够以源极扩散层2的小电压范围来控制浮栅5的电位。另外，由于减小浮栅5与源极扩散层2的重叠长度，源极扩散层2与漏极扩散层3的距离比以往增加，因此能够缩短浮栅5及控制栅7的长度，结果能够容易实现微细化。
另外，由于浮栅5下面的栅极绝缘膜4形成的厚度与以往相同，因此能够长时间保持数据。另外，在本实施形态中，如上所述，通过谋求使工作电压实现低电压化，也能够达到低功耗。再有，通过降低工作电压，由于使得升压电路的电路规模变小，而且构成外围电路的晶体管尺寸也减小，因此还能够谋求实现高集成度。
删除动作在删除动作中，将存储器单元100的工作电压设定为，源极电压Vs为0V，漏极电压Vd为0V，控制栅电压Vcg为8V。在这种情况下，源极扩散层2与浮栅5通过电容实现强耦合，同时控制栅7与浮栅5的耦合弱，因此浮栅5的电位近似为0V。
另一方面，由于控制栅7的电位为8V，因此在位于控制栅7与浮栅5的尖端部分5a之间的隧道绝缘膜6a中产生强电场。结果，流过FN隧道电流，从浮栅5向控制栅7拉出电子，进行数据删除。在这种情况下，从浮栅5的尖端部分5a向控制栅7拉出电子的方向是与硅基板1的主表面实质上平行的方向。因而，流过的FN隧道电流也沿着与硅基极1的主表面实质上平行的方向流动。
在本实施形态中，由于在浮栅5设置尖状的前端部5a，从而在该尖状的前端部5a产生电场集中，因此即使删除时对控制栅7施加的电压低于没有尖状的情况，也能够很容易从浮栅5拉出电子。这样，与没有尖状的结构相比，能够容易地以低电压实施删除动作。另外，升压时间相应于电压降低的大小缩短，因此能够谋求实现删除动作的高速化。
读出动作在读出动作中，将存储器单元100的工作电压设定为，源极电压Vs为0V，漏极电压Vd为2.5V，控制栅电压Vcg为2.5V。
在浮栅5未存储电子的状态(删除状态)下，由于浮栅5带正电，因此浮栅5下面的沟道区处于导通(ON)状态。另外，在浮栅5存储电子的状态(写入状态)下，由于浮栅5带负电，因此浮栅5下面的沟道区处于断开(OFF)状态。
在沟道区为导通的状态下，与断开状态相比，在源极扩散层2与漏极扩散层3之间容易流过电流。因而，通过检测源极扩散层2与漏极扩散层3之间流过的电流(存储单元电流)的量，能够判断浮栅5是否存储了电子。这样，能够读出存储器单元100存储的数据。
下面参照图1及图4～图10说明本实施形态的半导体存储器的存储器单元部分的制造工艺。
首先，如图4所示，在硅基板1上形成由硅氧化膜构成的栅极绝缘膜4，然后在该栅极绝缘膜4上，形成具有约30nm厚度的多晶硅膜5b。在多晶硅膜5b上淀积SiN膜21之后，去掉位于源极扩散层2及浮栅5的形成区的SiN膜21，这样形成开口部分21a。然后，将具有开口部21a的SiN膜21作为掩膜，对多晶硅膜5b进行掺杂。
然后，如图5所示，在SiN膜21的开口部分21a形成硅氧化膜(DiO2膜)9a。然后，利用腐蚀去掉多晶硅5b。
接着，如图6所示，在整个表面淀积硅氧化膜(SiO2膜)后，通过进行内腐蚀(etch back)，形成覆盖多晶硅膜5b的端部同时覆盖SiN膜21的侧壁上部的绝缘膜9b。利用侧壁隔层9a及绝缘膜9b构成间绝缘膜9。
接着，如图7所示，进行源极扩散层形成用的离子注入之后，形成由多晶硅构成的源极电极10。该由多晶硅构成的源极电极10在纸面的深度方向形成粒状。然后，进行掺砷(As)或掺磷(P)，使得由多晶硅构成的源极电极10的平均杂质浓度达到1×1020cm-3以上。然后，在由多晶硅构成的源极电极10的上表面形成硅氧化膜22。
然后，利用腐蚀去掉SiN膜21，同时对露出的多晶硅膜5b(参照图7)进行各向同性腐蚀，通过这样形成图8所示的在右方向具有尖状前端部5a的浮栅5。然后，在去掉位于利用各向同性腐蚀去掉的多晶硅膜5b(参照图7)下面的栅极绝缘膜4之后，将硅基板1削去约20nm左右。通过这样，形成硅基板1的凹下的表面1a。
接着，在淀积构成栅极绝缘膜6及隧道绝缘6a的硅氧化膜之后，淀积多晶硅膜7a约200nm的厚度。然后，通过对多晶硅膜7a掺砷(As)或掺磷(P)，使多晶硅膜7a的平均杂质浓度达到1×1020cm-3以上。
然后，对多晶硅膜7a进行各向异性腐蚀，通过这样形成图10所示的由多晶硅膜构成的控制栅7。然后，在淀积硅氧化膜之后，通过进行各向异性腐蚀，在控制栅7的侧面形成绝缘膜8。
最后，对硅基板1离子注入砷(As)或磷(P)，通过这样形成图1所示的漏极扩散层3。然后，形成上部结构及布线部，通过这样完成本实施形态的半导体存储器的存储器单元。
另外，应该认为这一次揭示的实施形态的所有的内容都是表示例子，而不是限制本发明的内容。本发明的范围不是上述实施形态的说明，而是由权利要求的范围表示的，特别还包含与权利要求范围相同意义及范围内的所有变更。
例如，在上述实施形态中，是采用浮栅5具有尖状前端部5a的结构，但本发明不限于此，若使浮栅5的厚度更薄，则即使不设置尖端部分5a，也能够得到同样的效果。另外，在上述实施形态中，是将浮栅5的厚度取为约30nm，但本发明不限于此，若是50nm以下的厚度，则能够得到同样的效果。
另外，在上述实施形态中，是使控制栅7下面形成栅极绝缘膜6的硅基板1的表面1a凹下约20nm大小而形成的，但本发明不限于此，若是在栅极绝缘膜6的厚度以上而且是电子的平均自由程(300nm～40nm)以下，则也可以是其它凹下深度。
另外，在上述实施形态中，是源极扩散层2与浮栅5的重叠部分在栅极长度方向上的长度为浮栅5在栅极长度方向上的长度的1/3左右，但本发明不限于此，只要是1/2以下即可。但是，最好是1/3以下。
权利要求
1.一种半导体存储器，其特征在于，具有浮栅、与所述浮栅电容耦合并控制所述浮栅的电位用的第1扩散层、以及与所述浮栅相对配置的控制栅，在进行删除动作时，从所述控制栅向所述浮栅流过隧道电流的方向是与半导体基板的主表面实质上平行的方向。
2.如权利要求1所述的半导体存储器，其特征在于，所述浮栅在与所述控制栅相对的部分具有在与所述半导体基板的主表面实质上平行的方向上形成尖状的前端部。
3.如权利要求2所述的半导体存储器，其特征在于，所述浮栅的尖状前端部利用各向同性腐蚀形成。
4.如权利要求2所述的半导体存储器，其特征在于，所述浮栅的尖状前端部位于所述浮栅的所述控制栅一侧的侧端部下面附近。
5.如权利要求2所述的半导体存储器，其特征在于，还具有在所述浮栅的尖状前端部与所述控制栅的与所述浮栅的尖状前端部相对的部分之间形成的隧道绝缘膜。
6.如权利要求2所述的半导体存储器，其特征在于，所述浮栅的包含尖状前端部分的侧面形成凹状。
7.如权利要求2所述的半导体存储器，其特征在于，所述控制栅的与所述浮栅的尖状前端部相对的部分形成凹状。
8.如权利要求2所述的半导体存储器，其特征在于，形成的所述控制栅至少不与所述浮栅的尖状前端部以外的部分重叠。
9.如权利要求2所述的半导体存储器，其特征在于，所述浮栅的尖状前端部以外的部分具有50nm以下的厚度。
10.如权利要求1所述的半导体存储器，其特征在于，所述浮栅具有50nm以下的厚度。
11.如权利要求1所述的半导体存储器，其特征在于，在所述半导体基板上隔着第1绝缘膜形成所述控制栅，形成所述第1绝缘膜的半导体基板的上表面部分与形成所述浮栅的所述半导体基板的上表面部分相比要凹下，凹下程度为所述第1绝缘膜的厚度以上，电子的平均自由程以下。
12.如权利要求11所述的半导体存储器，其特征在于，所述控制栅的下表面位于所述浮栅的下表面的下面。
13.如权利要求1所述的半导体存储器，其特征在于，在所述半导体基板上隔着具有第1厚度的第1绝缘膜形成所述控制栅，在所述半导体基板上隔着具有小于所述第1厚度的第2厚度的第2绝缘膜形成所述浮栅。
14.如权利要求1所述的半导体存储器，其特征在于，所述浮栅与所述第1扩散层重叠的部分在栅极长度方向上的长充为所述浮栅在栅极长度方向上的长度的1/2以下。
15.如权利要求14所述的半导体存储器，其特征在于，所述浮栅与所述第1扩散层重叠的部分在栅极长度方向上的长度为所述浮栅在栅极长度方向上的长度的1/3以下。
16.如权利要求14所述的半导体存储器，其特征在于，所述浮栅与所述第1扩散层的耦合比大于所述浮栅与所述控制栅的耦合比。
17.如权利要求1所述的半导体存储器，其特征在于，还具有在所述半导体基板的主表面上与所述第1扩散层隔着规定的间隔形成的第2扩散层，在所述第1扩散层与所述第2扩散层之间，沿着与所述半导体基板的主表面平行的方向并隔着规定的间隔配置所述控制栅与所述浮栅。
全文摘要
本发明提供通过减少浮栅与控制的耦合比来增加扩散层与浮栅的耦合比，即使用低的扩散层电压也能够很容易进行高速写入的半导体存储器。该半导体存储器具有浮栅、与浮栅电容耦合并控制浮栅的电位用的第1扩散层、以及与浮栅相对配置的控制栅。而且，在进行删除动作时，从控制栅向浮栅流过隧道电流的方向是与半导体基板的主表面实质上平行的方向。这样，即使控制栅在浮栅的上方没有重叠区，也能够通过从浮栅拉出载流子而流过隧道电流。
文档编号H01L21/28GK1412853SQ0214732
公开日2003年4月23日 申请日期2002年10月18日 优先权日2001年10月18日
发明者藤原英明 申请人:三洋电机株式会社