专利名称：具有存储多个位的存储单元的半导体存储器及其驱动方法
技术领域：
本发明涉及到多位晶体管、采用此晶体管的半导体存储器、以及多位晶体管的驱动方法。更确切地说，本发明涉及到可用于具有能分别存储多个位的存储单元的半导体存储器的技术。
背景技术：
当前，包括EEPROM(电可擦可编程只读存储器)的非易失存储器被广泛地应用于例如移动电话。例如，EEPROM通常只能在每个存储单元晶体管中存储1位信息。但为了有助于减小器件的尺寸，最好实现单元晶体管的多位结构，以便能够在单元晶体管中存储2位或更多位信息。
举例来说，附图26示出了美国专利No.6011725提出的一种具有多位结构的存储单元晶体管。如所示，单元晶体管1具有所谓的MONOS(金属氮氧化物半导体)结构，此结构由控制栅电极(金属)7、氧化硅层(氧化物)6、氮化硅层(氮化物)5、氧化硅层(氧化物)4、以及P型硅衬底(半导体)2依次构成。
在单元晶体管1中，在写入或读出程序的各个阶段中，N型源/漏区3和8各自选择性地成为源或漏电极。换言之，源/漏区3和8用作源电极或漏电极是不确定的。在下列描述中，源/漏区3和8之一(它释放电载流子，在此特定情况下可以是电子)和另一个区将分别被称为源区和漏区。
图27A示出了数据如何被写入到存储单元晶体管1。如所示，当适当的正电压VD1和VG1被分别施加到漏区3和控制栅7时，源区8被接地。在此情况下，在源区8与漏区3之间建立起电场，并对电子进行加速，致使在漏区3附近产生热电子。这样产生的热电子由于其与声子的碰撞和控制栅电极7的正电位而跨越氧化硅层4的能量势垒，被注入到氮化硅层5中。由于氮化硅层5是不导电的，故注入到氮化硅层5中的热电子局域在漏区3附近，形成被存储信息的右位9a。此状态代表存储的位状态(1，0)。
图27B示出了图27A的源电压与漏电压彼此被互换的状态。如所示，注入到氮化硅层5中的热电子局域在漏区8附近，形成被存储信息的左位9b。这就建立了存储状态(0，1)。
图28A-28D示出了用单元晶体管1能够得到的4个不同的逻辑存储状态。如图28A所示，当电子不被存储在右边位置和左边位置中的任何一个中时，状态(1，1)被建立。如图28D所示，当电子被存储在右边位置和左边位置二者中时，状态(0，0)被建立。以这种方式，单元晶体管1能够在其中存储2位数据。但由于除非施加到控制栅7的电压VG1很高，热电子是无法被注入到氮化硅层5中的，故这种数据写入程序是不可取的。
更确切地说，为了注入热电子，必须使热电子从硅衬底2的导带隧穿到氧化硅层4的导带。此二个导带之间的能量差约为3.2电子伏(eV)。但热电子在与硅衬底2中的声子碰撞时损失能量，因而即使将3.2V的电压施加到控制栅7，也无法在上述二个导电之间隧穿。因此，施加到控制栅7的电压VG1实际上必须高达12-13V。
虽然上述的高电压可望由包括在译码器电路中的未示出的高度耐压的晶体管施加到控制栅7，但这种晶体管无法被小型化，因为小型化可能引起在晶体管源电极与漏电极之间发生穿通。因而存在着不可能用上述现有技术结构来减小包括译码器电路在内的整个EEPROM的芯片尺寸的问题。
另一方面，如以下将要更具体地描述的那样，为了从单元晶体管1读出数据，施加到源区8和漏区3的电压相对于写入状态被彼此互换，对漏电流进行测量，同时将各个漏电流与参考电流值进行比较。在图28D所示的状态(0，0)中，电子局域在右位和左位位置处，致使氮化硅层5的电位在4个状态中最低。结果，单元晶体管1的阈值电压变为最高，导致基本上没有漏电流流动。即使当施加到源区8和漏区3的电压被互换，漏电流的数值仍然相同，几乎为零。结果，二个相继测量的漏电流都被确定为大于参考电流。
在图31A所示的状态(1，1)中，电子不存在于右位和左位位置9a和9b处，致使氮化硅层5的电位在4个状态中最高。因此，晶体管1的阈值电压在4个状态中变为最低，导致最大的漏电流流动。即使当源区8和漏区3彼此互换时，漏电流的数值仍然相同，为4个状态中最大的。结果，二个相继测量的漏电流都被确定为大于参考电流。
另一方面，在图28B和28C分别所示的状态(1，0)和(0，1)中，电子局域在右位和左位位置中的仅仅一处，使单元晶体管1左右方向的电位分布不对称。当施加到源区8和漏区3的电压被互换时，相继测量的漏电流彼此不同。因此，借助于确定二个漏电流中哪一个大于或小于参考电流，就有可能区分状态(1，0)和(0，1)。
上述的数据读出的缺点是，当状态(1，0或(0，1)被读取时，区分漏电流的电流窗口比较小。电流窗口指的是借助于在读取状态(1，0)和(0，1)时互换施加到源区和漏区3和8的电压而测得的二个漏电流之间的差。当电子明显地局域在氮化硅层5的右端或左端处时，亦即当单元晶体管1左右方向的电位或电子分布明显地不对称时，电流窗口明确打开。
然而，由于电子被分布在一定宽度的氮化硅层5上，故不对称性不明显地出现。确切地说，参见图27A，当为了减小单元的尺寸而减小栅长度L时，右位和左位位置处的电子局域不明显，进一步减小单元晶体管1的不对称性，因而也减小电流窗口。这种小的电流窗口降低了漏电流和参考电流的裕度，从而加剧了写入数据的不正确识别。
如以下参照图29将要描述的那样，常规晶体管1的另一个问题是，抗带间隧穿能力低。图29示出了单元晶体管1不被选择的情况。如所示，为了使单元晶体管1不被选择，低于为读出规定的电位的地电位，被施加到控制栅7。另一方面，正电位VD1被施加到被选择的单元晶体管的漏电极。由于正电位VD1对于沿存储器件的列方向的所有单元是公共的，故此正电位也被施加到单元晶体管1的漏区3。
在图29所示的情况下，由于控制栅7的电位被降低，故氮化硅层5和漏区3之间的电位差ΔV大于读出情况的。确切地说，当电子局域在氮化硅层5中时，由于电子降低了氮化硅层5的电位，故电位差ΔV进一步增大。若电位差ΔV大，则隧穿电流在漏区3和氮化硅层5之间流动，引起氧化硅层4退化。
而且，大的电位差ΔV在漏区3的边沿处产生更强的电场，致使在漏区3与硅衬底2的PN结处容易出现击穿。如圆圈100中放大所示，此击穿引起热空穴和电子成对出现。热空穴102被吸向较低电位侧(氮化硅层5侧)，因而通过氧化硅层4，使层4退化。前述的低的抗带间隧穿，就涉及到上述情况。
为了删除存储在单元晶体管中的数据，如图30A所示，存储在氮化硅层5中的电子被拉向漏电极3，或如图30B所示被拉向控制栅7。更具体地说，在图30A中，负电位“L”和正电位“H”分别被施加到控制栅7和漏电极3，致使电子被拉向电位比控制栅的更高的漏电极3。在图30B中，正电位“H”被施加到控制栅7，而漏电极3被接地，致使电子被拉向电位比漏电极3的更高的控制栅7，隧穿电流104于是流动。
发明内容
本发明的目的是提供一种能够以低于常规多位晶体管的写入电压工作的多位晶体管、采用此晶体管的半导体存储器、以及驱动多位晶体管的方法。
根据本发明，晶体管包括形成具有一对彼此面对的侧壁的凸起的一种导电类型的半导体衬底。第一绝缘层被制作在凸起的顶部。一对导电类型相反的源/漏区被制作在凸起的相反侧壁处的半导体衬底表面上。第二绝缘层各覆盖凸起的侧壁之一和源/漏区之一。一对浮栅被分别形成凸起的侧壁，并经由各自第二绝缘层分别面对侧壁和源/漏区。第三绝缘层各被制作在浮栅之一上。控制栅经由第三绝缘层面对浮栅，并经由第一绝缘层面对凸起的顶部。由虚拟连接源/漏区的直线确定的凸起的根部，其一种导电类型杂质的浓度高于其余部分。用来写入的电位差被建立在源/漏区之间，同时，写入电压被施加到控制栅，从而引起电荷冲击式注入到至少一个浮栅处。
作为变通，源/漏区之间流动的电荷可以包含获得了高于第二绝缘层电位势垒的能量并被冲击式注入到至少一个浮栅中的电子。
或者，用各经由特定的第二绝缘膜而面对凸起的一个侧壁和一个源/漏区的浮栅来形成第一电容，并用经由第一绝缘层而面对凸起顶部的控制栅来形成第二电容。第一电容可以大于第二电容。
或者，用各个经由一个第三绝缘层而面对控制栅的浮栅来形成第三电容。第一电容可以被容性耦合到第三电容，且第一电容最大。
有利的是，各个反导电类型区域可以被制作在凸起的与邻接侧壁的源/漏区相接触的一个侧壁上。
而且，各个浮栅至少可以部分地伸出在凸起顶部上方。
而且，浮栅可以被构造成使其不覆盖凸起的顶部。
还提供了一种半导体存储器，它包括多个各具有上述构造的单元晶体管。
或者，沿列方向彼此邻接的单元晶体管可以共用同一个源/漏区，而沿行方向彼此邻接的单元晶体管共用同一个控制栅和单元晶体管之间的源/漏区。
有利的是，电容器可以被选择性地连接到一对源/漏区的任何一个，并导致写入电流在成对的源/漏区之间连续地流动，直至预选的电荷量已经被存储在电容器中或从电容器释放，从而引起电荷被冲击式注入到至少一对浮栅中。
而且，根据本发明，提供了一种驱动具有上述结构的晶体管的方法，它包含下列步骤在成对的源/漏区之间建立写入用的电位差，将写入电压施加到控制栅，以及将电荷冲击式注入到至少一对浮栅，从而将数据写入在至少一个浮栅中。
从结合附图的下列详细描述中，本发明的目的和特点将变得更为明显，其中图1是体现本发明的半导体存储器的局部透视图；图2示出了包括在图1的半导体存储器中的单元晶体管之一的放大剖面；图3是代表图2的单元晶体管的等效电路图；图4示出了一个剖面，说明了用来将数据写入在示例性实施方案的单元晶体管中的写入模式；图5示出了在凸起顶部上提供有高阻区的单元晶体管的剖面；图6A-6D是一些剖面，示出了利用示例性实施方案的单元晶体管能够获得的4个不同的状态；图7A和7B示出了用来从示例性实施方案的单元晶体管读出数据的读出模式中的剖面；图8A和8B示出了可用来理解状态(0，1)如何从示例性实施方案的单元晶体管被读出的剖面；图9示出了可用来理解注入到构成单元晶体管一部分的浮栅中的电子的具体释放方法的剖面；
图10示出了可用来理解删除注入在浮栅中的电子的另一个具体方法的剖面；图11是剖面图，示出了包括在示例性实施方案的单元晶体管中的选择性氧化层连接隧穿绝缘层；图12是方框图，示意地示出了示例性实施方案的半导体存储器的一般结构；图13A-24是局部透视图，说明了用来制造示例性实施方案的半导体存储器的一系列步骤；图25是剖面图，示出了利用示例性实施方案能够得到的源/漏区的另一种具体结构；图26示出了现有技术多位单元晶体管的剖面；图27A和27B示出了可用来理解将数据写入在现有技术单元晶体管中的过程的剖面；图28A-28D示出了代表现有技术单元晶体管特有的4个不同存储状态的剖面；图29与其一部分的放大图一起，示出了可用来理解现有技术单元晶体管为什么缺乏抗带间隧穿的能力；图30A和30B示出了可用来理解现有技术单元晶体管特有的删除被存储数据的方法的问题的剖面；图31是示意电路图，可用来理解根据本发明一个变通实施方案的写入数据的方法；图32A和32B绘出了分别代表在变通实施方案中当写入模式工作时出现的电流和电压的曲线；图33示出了可用来理解可应用于示例性实施方案的具有所示凸起的硼浓度分布的修正结构的剖面；而图34曲线示出了包括在示例性实施方案中的P型阱从衬底测量的深度与硼浓度的关系。
优选实施方案的描述参照附图1，用参考号10来表示体现本发明的半导体存储器部分。在下面的描述中，相同的参考号表示相似的元件。用附在其出现的信号线上的参考号来表示信号。如所示，半导体存储器10被制作在作为一种导电类型的半导体衬底的P型硅衬底12上。P型硅衬底12由P+衬底12b和制作在P+衬底12b一个主表面上的P型外延层12a制成。P型阱13被制作在P型外延层12a中。
本发明特有的多个凸起或脊13a从P型硅衬底12的主表面伸出。位线BL1-BL4被制作在凸起13a二个侧壁处的P型阱13的表面上。更具体地说，与P型阱13导电类型相反的N型杂质的离子，被注入在希望形成位线BL1-BL4的位置处的P型阱13的表面上。虽然在图中被其他结构元件掩盖而看不清楚，但位线BL1-BL4是沿存储器阵列的行方向被并排安排，同时各沿列方向延伸的。
浮栅FG1和FG2以及控制栅CG，由多晶硅制成。更具体地说，多个控制栅CG沿列方向被排列，同时各沿行方向延伸。各个控制栅CG分别起字线WL1、WL2等的作用。各个钨硅(Wsi)层36用来降低特定控制栅CG的电阻，而盖帽层38各保护控制栅CG。盖帽层38由氧化硅组成。
图2是放大图，示出了本发明特有的单元晶体管TC。如所示，单元晶体管TC包括前述的凸起13a以及制作在凸起13a顶部13c上的栅绝缘层或第一绝缘层15c。凸起13a具有一对彼此面对的侧壁13b，其上制作与凸起13a导电类型相反的反导电类型的N型区17。N型区17的杂质浓度被选择成位线BL1和BL2的浓度的1/100-1/10000，最好是大约1/1000。
隧穿绝缘层或第二绝缘层15a分别覆盖侧壁13b之一和位线BL1以及另一个侧壁13b和位线BL2。如稍后要具体描述的那样，位线BL1和BL2起源/漏区双重作用。在这种意义上，位线BL1和BL2有时被称为源/漏区。
浮栅FG1和FG2经由邻接它们的隧穿绝缘层15a，分别面对源/漏区BL1和BL2以及凸起13a的相反的侧壁13b。多晶层间绝缘层或第三绝缘层15b各被制作在浮栅FG1和FG2中的一个上。隧穿绝缘层15a、多晶层间绝缘层15b、以及栅绝缘层15c都由氧化硅组成。
控制栅CG经由多晶层间绝缘层15b至少部分地面对浮栅FG1和FG2，并经由栅绝缘层15c部分地面对凸起13a的顶部13c。或者，控制栅CG可以包含面对浮栅FG1和FG2的区段，以多晶层间绝缘层15b插入其间，以及面对顶部表面13c的区段，以栅绝缘层15c插入其间，这些区段被彼此电隔离，并在电学上被独立地控制。
在图2所示的结构中，沟道区被形成在凸起13a的相反侧壁13b和顶部13c的表面层上，成三维结构。这与制作在一个平面内的常规沟道区形成对照。因此，单元晶体管TC获得了更长的沟道长度，同时占据最小的面积，因而能够减小存储器件的尺寸。
凸起13a的P型杂质浓度被调节成使单元晶体管TC正常时保持其不导电即关断状态。更具体地说，假设这样一种条件，其中预选的电压被施加到源/漏区BL1或BL2。然后P型杂质的浓度被调节成使当这样偏置的源/漏区BL1或BL2与控制栅CG之间的电位差小于阈值电压，建立在脊13a顶部附近的沟道区经由栅绝缘层15c响应于控制栅CG而进入其不导电状态，从而最终使单元晶体管TC不导电，或当此电位差等于或高于阈值电压时，晶体管TC进入导电。要指出的是，如稍后要描述的那样，施加到源/漏区BL1或BL2的预选电压指的是写入、读出、以及其它各种操作所需的电压VDD。
图3示出了代表单元晶体管TC的等效电路，并包括与之有关的各种电容。电容的代表有彼此面对的控制栅CG与凸起13a的顶部13c之间的电容器CCG，彼此面对的控制栅CG与浮栅FG1(FG2)之间的电容器CCF1(CCF2)，彼此面对的浮栅FG1(FG2)与源/漏区BL1(BL2)之间的电容器CFG1(CFG2)，以及彼此面对的浮栅FG1(FG2)与源/漏区BL1(BL2)之间的电容器CFS(CFD)。
再次参照图1，多个单元晶体管TC沿列和行二个方向被并排安排。沿列方向彼此邻接的单元晶体管TC，例如单元晶体管Tca和Tcb，共用源/漏区BL3和BL4，但彼此被隔离区40电隔离。另一方面，例如沿行方向彼此邻接的单元晶体管Tcc和Tca，共用控制栅CG，并共用其间的源/漏区BL3。
以下描述驱动单个单元晶体管TC的方法。首先，参照用来描述2位数据如何被写入到单元晶体管的图4。在示例性实施方案中，电子可以被选择性地注入到位于凸起13a二侧处的浮栅FG1和FG2中的任何一个中。如图4所示，举例来说，为了将电子注入到右边的浮栅FG2，例如2.2V的栅电压VG被施加到控制栅CG，而6V的电压VDD被施加到要注入电子的浮栅FG2侧的源/漏区BL2。同时，衬底12以及其它的源/漏区BL1被接地。结果，在示例性实施方案中为6V的用于写入的电位差，被施加到源/漏区BL1与BL2之间。
在图4所示的情况下，施加到控制栅CG的正电位引起反型层13d形成在凸起13a的顶部13c的表面上。结果，各个N型区17被反型层13d电互连。由于N型区17各与一个N型源/漏区BL1和BL2邻接，故N型源/漏区BL1和BL2本身被电互连。结果，在示例性实施方案中为电子的载流子，就通过箭头50和52所示的路径流动。
注意其中沿顶部13c流动的电子，浮栅FG2正好位于图中沿流动方向的右侧。这些电子因而能够被直接注入到浮栅FG2中，而无须像常规结构中那样被引导。这使得用来将电子吸向浮栅FG2的栅电压(写入电压)VG能够低于常规栅电压。此外，浮栅FG2的电位经由具有大电容的栅绝缘层15a被漏电压提高，致使栅电压即用来将电子吸向浮栅FG2的写入电压VG能够被进一步降低。
而且，制作在凸起13a的侧壁13b上的N型区17用来降低侧壁13b的电阻，从而阻碍跨越侧壁13b的电压降。结果，基本上等于源/漏区BL1和BL2之间的电压，例如6V，被施加到顶部13c的相反末端，导致顶部13c强迫加速电子。结果，电子被有效地注入到浮栅FG2，如图4中箭头52所示。以这种方式，N型区17也用来降低写入电压VG。
即使当顶部13c处的沟道电阻被增大，也可获得上述优点。若栅绝缘层15c的厚度被增加，则能够增大沟道电阻，以减小控制栅CG与沟道区之间的电容。如图4所示，在示例性实施方案中，为此目的，栅绝缘层15c被制作成比隧穿绝缘层15a更厚。
图5示出了用来增大顶部13c处的沟道电阻的另一种具体结构。如所示，作为一种导电类型的杂质区的高阻区13e被制作在凸起13a的顶部13c上。为了形成高阻区13e，浓度比凸起13a的更高的P型杂质离子被注入在顶部13c中。
如图4或5所示，当顶部13c处的沟道电阻被增大时，顶部13c处的电压降提高，其结果是稍许低于源/漏区BL1和BL2之间电压的电压被施加到顶部13c的相反末端。结果，与上述理由相同，能够降低写入电压VG。
如上所述，1)若N型区被制作在侧壁13b上，2)若隧穿绝缘层的厚度被增大，以随漏电压提高浮栅电位，3)若栅绝缘层15c的厚度被增大，或4)若在顶部13c上形成高阻区13e，则能够降低写入电压VG。若有需要，这些不同的方案1)至4)可以适当地组合，以便得到上述预期的优点。总之，写入电压VG应该仅仅约为2.2V，这远低于约为12-13V的常规写入电压。
虽然在图4中，电子被注入到右边的浮栅FG2中，但若施加到源/漏区BL1和BL2的电压被彼此互换，则电子能够被注入到左边的浮栅FG1。因此，示例性实施方案实现了图6A-6D所示的4个不同的状态。图6A示出了一种存储的位状态(1，1)，其中电子不被注入到浮栅FG1和FG2中的任何一个。图6B和6C分别示出了存储状态(1，0)和(0，1)，其中电子各被注入到浮栅FG1和FG2中的某一个中。图6D示出了状态(0，0)，其中电子被注入到浮栅FG1和FG2二者中；例如，电子可以被注入到右边的浮栅FG2中，然后注入到左边的浮栅FG1中。以这种方式，示例性实施方案使二位数据(1，1)至(0，0)能够被选择性地写入到单个单元晶体管TC。
如上所述，示例性实施方案包括二个浮栅FG1和FG2，并使电子能够彼此分别地存在于栅FG1和FG2中。因此，与现有技术结构相比，即使在单元尺寸被减小的应用中，也完全可区分浮栅FG1和FG2中哪一个包括显著的电子。
参照用来描述二位数据如何从各个单元晶体管TC读出的图7A和7B。首先，如图7A所示，例如2.2V的栅电压VG被施加到控制栅CG。接着，例如1.6V的电压VDD被施加到一个源/漏区BL2，而另一个源/漏区BL1和衬底12被连接到地即参考电位。结果，在示例性实施方案中是1.6V的电位差，被施加到源/漏区BL1与BL2之间。在得到的电位分布中，控制栅CG的电位为正，其结果是反型层13d被形成在凸起13a的顶部13c上。因此，漏电流Id1沿图7A中箭头所示的方向流动。
随后，如图7B所示，施加到源/漏区BL1和BL2的电压被彼此互换，而2.2V的栅电压VG保持不变。结果，源/漏区BL1与BL2之间的电位差被反转，导致第二漏电流Id2沿图7B中箭头所示的方向流动。
在示例性实施方案中，测量了由于施加到源/漏区BL1和BL2的电压互换所造成的漏电流Id1和Id2。如稍后要具体描述的那样，漏电流Id1和Id2的数值根据状态而不同。因此，有可能对电流组合(Id1，Id2)与状态进行逐一比较，从而确定单元是哪一种状态。以下详细描述在不同状态(1，1)至(0，0)下流动的漏电流。
图8A和8B示出了如何从单元晶体管TC读出状态(1，0)。如图8A所示，以相同于图7A的方式，电压被施加到单元晶体管TC的各个结构元件，引起漏电流Id1流动。在此情况下，虽然右边浮栅FG2的电位由于电子注入而被降低，但被电容CCF2和CFD向着控制栅CG的正电位(2.2V)和源/漏区BL2的正电位(1.6V)提升。结果，浮栅FG2的电位降受到限制，致使栅FG2周围的沟道电阻不那么高。因此，漏电流Id1具有比较大的数值。
确切地说，与源/漏区BL2相接触的N型区17的电位基本上等于源/漏区BL2的电位。因此，浮栅FG2的电位也被电容CFG2向着源/漏区BL提升，进一步降低栅FG2周围的沟道电阻，结果，漏电流Id1的数值进一步增大。
随后，如图8B所示，施加到源/漏区BL1和BL2被彼此互换，导致漏电流Id2流动。在此情况下，右边浮栅FG2的电位由于电子注入而被降低。而且，由于右边源/漏区BL2被连接到地，故浮栅FG2的电位被栅FG2与区域BL2之间的电容CFD向着地降低。结果，图8B中浮栅FG2的电位低于图8A中浮栅FG2的电位，并引起栅FG2周围的沟道电阻增大。因此，漏电流Id2小于先前的漏电流Id1。
确切地说，N型区17也由于电容CFG2而引起右边浮栅FG2的电位向着地降低，致使漏电流Id2的数值进一步减小。如上所述，根据(Id1，Id2)＝(大，小)，能够确认状态(1，0)。为了确认漏电流Id1和Id2中比较大的一个，与存储电路相关的读出放大器(未示出)将Id1和Id2与参考电流进行比较。
在示例性实施方案中，如有需要，可以根据电容CCF2、CFD、CFG2来增大或减小漏电流Id1和Id2的数值。这使差值(Id1-Id2)能够被提高到所希望的数值。换言之，如有需要示例性实施方案使上述差值代表的电流窗口能够被扩大。大的电流窗口提高了漏电流Id1和Id2与参考电流的裕度，从而减小不正确识别写入数据的可能性。
为了从单元晶体管TC读出状态(0，1)，电子被注入到与右边浮栅FG2相反的左边的浮栅FG1。因此，以相同于上述的方式来估计漏电流Id1和Id2，使(Id1，Id2)＝(小，大)成立。
至于从单元晶体管TC读出状态(1，1)，电子不被注入到浮栅FG1和FG2中的任何一个中。在此情况下，由于浮栅FG1的电位或浮栅FG2的电位不被电子降低，故漏电流Id1和Id2都大。这种情况沿左右方向是对称的，亦即，漏电流Id1和Id2彼此没有差别；(Id1，Id2)＝(大，大)成立。
而且，至于状态(0，0)，由于电子被注入到浮栅FG1和FG2二者中，故沿左右方向建立对称性。因此，(Id1，Id2)＝(小，小)成立，意味着漏电流Id1和Id2彼此没有差别。
以下描述用示例性实施方案能够获得的注入在浮栅FG1和FG2中的电子的释放，亦即删除被存储的数据的具体方法。图9示出了将电子从浮栅FG1和FG2分别拉到源/漏区BL1和BL2中的具体方法。此方法可借助于将控制栅CG连接到地，并将高电位“H”(例如12V)施加到各个源/漏区BL1和BL2来实施。要指出的是，控制栅CG与源/漏区BL1或BL2之间的电位差能够在控制栅CG与源/漏区BL1或BL2之间相对地建立。例如，-6V和6V的电压可以被分别施加到控制栅CG以及源/漏区BL1和BL2。
图10示出了施加高电位VG(例如12V)到控制栅CG，并将衬底12以及源/漏区BL1和BL2接地的另一种具体方法。在这种电位分布中，由于控制栅CG的电位高于栅FG1和FG2的电位，故电子经由多晶层间绝缘层15b从浮栅FG1和FG2被拉到控制栅CG中。在这方面，6V和-6V的电压也可以被分别施加到控制栅CG以及源/漏区BL1或BL2，以便在其间建立12V的电位差。
而且，在图10所示的电压分布中，由于控制栅CG的电位高于凸起13a的电位，故形成一个电子分布层66。电子层66增大了电容CFG1或CFG2，反过来又将浮栅FG1或FG2的电位提高到凸起13a的侧壁13b的电位。结果，浮栅FG1或FG2的电位被侧壁13b的电位下拉，因此进一步降低。得到的浮栅FG1或FG2与侧壁13b之间的电位差小得足以防止其间的隧穿绝缘层15a被隧穿电流损坏。而且，由于浮栅FG1或FG2的电位拉向侧壁13b的电位，故浮栅FG1或FG2与控制栅CG之间的电位差相对增加。结果，在浮栅FG1或FG2与控制栅CG之间建立强电场，并有效地将存储的电子拉到控制栅CG中。
根据存储单元阵列中单元晶体管1被选择的假设，已经描述了示例性实施方案的写入、读出、以及删除操作。但实际上，单元晶体管1有时不被选择。见图3，即使当单元晶体管1不被选择时，驱动电压VDD也被施加到位线BL1，以便选择其它的单元晶体管TC。在此情况下，由于栅FG1与位线BL1之间大的电容CFS，未被选择的单元晶体管TC的浮栅FG1的电位被拉向位线BL1的电位。结果，浮栅FG1与源/漏区BL1之间的电位差减小，致使防止了栅FG1与区域BL1之间的隧穿绝缘层15a暴露于强电场。结果，成功地防止了可能损坏隧穿绝缘层15a的隧穿电流流过层15a。
而且，上述小的电位差成功地避免了原本可能由于强电场而出现在源/漏区BL1与衬底12的PN结处并可能损坏隧穿绝缘层15a的热空穴。以这种方式，示例性实施方案改善了抗带间隧穿的能力。
值得指出的是，在获得上述有关写入、读出、删除、以及未被选择情况的各个优点方面，浮栅FG1(FG2)与源/漏区BL1(BL2)之间的电容CFS(CFD)起着重要的作用。在示例性实施方案中，浮栅FG1(FG2)被置于源/漏区BL1(BL2)上，以便减小浮栅FG1与FG2之间的距离，从而减小器件尺寸并增大电容CFD和CFS。
其上浮栅FG1(FG2)以及源/漏区BL1(BL2)彼此面对的区域，被敞开供选择。虽然当上述区域变得更大时，更容易获得上述优点，但即使此区域小，也可以获得上述优点。图25示出了另一种具体结构，其中源/漏区BL1(BL2)从凸起13a被缩回，引起部分源/漏区BL1(BL2)面对浮栅FG1(FG2)。由于上述的理由，用这种结构也能够获得这些优点。
如图11所示，在示例性实施方案中，在沿行方向彼此邻接的单元晶体管TC之间的部分A处，控制栅CG与位线BL2彼此面对。在这种结构中，在前述的任何一种操作模式中，漏泄电流都可以在控制栅CG与位线BL2之间流动。据此，最好形成与隧穿绝缘层15a邻接的选择性氧化物层34，并使选择性氧化物层34比隧穿绝缘层15a更厚。具有这种厚度的选择性氧化物层34消除了上述漏泄电流。
示例性实施方案利用下列装置克服了穿通，并稳定了阈值电压Vth。当源/漏区BL1和BL2之间看来要出现穿通时，最好采用图33所示的具体结构。图33所示曲线与具体结构一起绘出了作为P型杂质的硼的浓度对凸起13a深度的关系。如所示，凸起13a的硼浓度沿直至凸起13a的根部的深度方向顺序增加。因此，在邻接源/漏区BL1和BL2的侧壁13b的部分上，硼浓度高。
在图33所示的结构中，在邻接N型源/漏区BL1和BL2的沟道区上，P型杂质的浓度比较高。沟道区因而被形成在与沿线连接N型源/漏区BL1和BL2的区域分割开的并靠近区域BL1和BL2的位置处，亦即形成在凸起13a的侧壁13b和顶部13c的表面上。这意味着邻接源/漏区BL1和BL2的沟道区中的比较高的P型杂质浓度也用来阻止源/漏区BL1和BL2的穿通。这种单元晶体管因而能够被高密度集成，以构成半导体存储器。
单元晶体管TC的阈值电压Vth明显地对靠近凸起13a根部的侧壁13b部分上的杂质浓度敏感。因此，凸起13a根部处的比较高的硼浓度导致更高的阈值电压Vth。但形成在侧壁13b上的N型区17的N型杂质与侧壁13b的P型杂质彼此补偿，致使能够降低侧壁13b的主要受主浓度。因此，即使凸起13a根部处的硼浓度被增大，N型区17也肯定防止阈值电压Vth过度上升。
如上所述，由于阈值电压Vth对凸起13a根部的杂质浓度敏感，故最好防止根部的杂质浓度明显地变化，以便稳定阈值电压Vth。为此目的，最好不仅慢慢地提高凸起13a的硼浓度，而且还使其峰值尽可能平坦，如图33所示的粗曲线所示。在这种平坦部分，硼浓度变化很小，致使硼浓度与N型区17的砷浓度之间的关系保持基本上恒定。这就能够保持阈值电压Vth稳定。
再次参照用来描述示例性实施方案一般电路安排的图12。如所示，存储器单元阵列44包括排列成行和列的单元晶体管TC。作为电路中的字线的各被特定行的单元晶体管TC共用的控制栅WL1-WL4，被连接到行译码器43的输出，行译码器43对具有预选位数的行译码信号RDC进行译码，从而选择对应于信号RDC的字线WL1-WL4之一。栅电压VG被施加到被选择的字线WL1-WL4之一。栅电压VG根据操作模式，即写入模式、读出模式、或删除模式被开关。更具体地说，如先前所述，在写入和读出模式中，栅电压VG为2.2V，而在删除模式中为12V。字线WL1-WL4在未被选择时可以处于其浮置态。
与单元晶体管TC相关的位线BL1-BL3被连接到列译码器42的输出。列译码器42对具有预选位数的列译码信号CDC进行译码，从而选择对应于信号CDC的位线BL1-BL3之一。电压VDD被馈送到被选择的位线BL1-BL3之一。电压VDD根据操作模式，即写入模式、读出模式、或删除模式被开关。更具体地说，如先前所述，在写入模式中，电压VDD为地或参考电压即6V，在读出模式中为地电压即1.6V，而在删除模式中为地电压。位线BL1-BL3在未被选择时可以处于其浮置态。
无论在写入模式、读出模式、以及删除模式下，单元晶体管TC都各被选择的位线Bli和选择的字线WLj选择，其中i和j是自然数。
下面参照图13A-24来描述示例性实施方案的半导体存储器的具体制造过程。首先，如图13A所示，制备平坦的P型硅衬底12即一种导电类型的半导体衬底。半导体衬底12由硼浓度为每平方厘米4.0×1018的P+衬底12b以及制作在衬底12b上的硼浓度为每平方厘米1.0×1015的P型外延层12a制成。热氧化硅层18被预先制作在半导体衬底12的一个主表面上。随后如图13B所示，氮化硅层19被制作在热氧化硅层18上，然后图形化以形成窗口19a。
在示例性实施方案中，可以与CMOS晶体管制作同时制造单元晶体管。以下与单元晶体管的制造一起来描述CMOS晶体管的制造。在这些图中，CMOS晶体管部分104指的是安置稍后要制作的CMOS晶体管的部分，而单元晶体管部分106指的是安置单元晶体管的部分。窗口19a包括CMOS晶体管部分的预选部分。
然后，如图14A所示，制作场氧化层18a。更具体地说，用图13B的氮化硅层19作为掩模来生长场氧化层18a。在生长场氧化层18a之后，用腐蚀方法清除氮化硅层19。
在图14A的步骤之后，如图14B所示，在叠层的整个表面上涂敷光抗蚀剂层20，然后曝光和显影，以形成窗口20a。随后，在光抗蚀剂层即掩模20上注入砷离子，从而在窗口20a下方形成N型阱21。然后清除光抗蚀剂层20。
如图15A所示，在形成N阱21之后，在叠层的整个表面上重新涂敷光抗蚀剂层22，然后曝光和显影，以形成窗口22a。随后，在光抗蚀剂层即掩模22上注入硼离子，从而在窗口22a下方形成P型阱23。然后清除光抗蚀剂层22。
在图15B的步骤之后，光抗蚀剂层24被涂敷在叠层的整个表面上，然后曝光和显影，以形成窗口24a，此窗口位于单元晶体管部分的顶部处。在光抗蚀剂层即掩模24上注入离子，从而形成P型阱13。更具体地说，在下列条件下连续4次注入离子。第一和第二离子注入的离子源是BF2，而第三和第四离子注入的离子源是B(硼)。第一离子注入的加速能量为15keV，第二离子注入为45keV，第三离子注入为20keV，而第四离子注入为40keV。而且，第一离子注入的剂量为每平方厘米5.0×1011，第二离子注入为每平方厘米5.0×1011，第三离子注入为每平方厘米6.0×1012，第四离子注入为每平方厘米5.0×1012。
接受了四次离子注入的P型阱13的硼浓度分布如图34所示。具体地说，图34示出了从表面算起的P阱13的深度与硼浓度的关系。在图34中，硼的净浓度由包围几次离子注入的硼浓度的包络(实线)表示。如所示，硼浓度分布具有曲线粗线部分表示的峰值。最好借助于适当地调整注入条件而使峰值平坦，并使平坦部分沿深度方向尽可能延伸，从稍后要描述的图16B可以理解这一点。
图16A示出了在图15B步骤之后要执行的步骤。如所示，腐蚀掉热氧化硅层18，而将场氧化层18a留在叠层上。随后，再次对衬底12的表面进行热氧化，从而形成厚度约为10nm的栅绝缘层15c。随后，在栅绝缘层15c上，相继形成厚度约为10nm的氮化硅层25、厚度约为4nm的氧化硅层26、以及厚度约为50nm的氮化硅层27。从随后步骤的描述中，可以了解用常规CVD(化学气相淀积)方法制作的这些层的功能。
如图16B所示，在位于上述叠层顶部上的氮化硅层27上涂敷光抗蚀剂层45。然后对光抗蚀剂层45进行曝光和显影，以形成条形窗口45a。随后，在光抗蚀剂层即掩模45上进行腐蚀，从而对氮化硅层25和27、氧化硅层26、以及栅绝缘层15c开窗口。然后，经由上述各层的窗口，对P型硅衬底进行腐蚀，以便形成沟槽28，使沟槽28的底部与硼浓度的峰值重合，见图34。如先前所述，在图15B的步骤中，使硼浓度的峰值平坦，并尽可能深地延伸。因此，即使沟槽的深度由于工艺的原因而不精确，各个沟槽的底部也能够肯定地与硼浓度的峰值重合。
如参照图33所述，利用迄今所述的过程，形成了其根部处各具有高的硼浓度的凸起13a。虽然根部处的杂质浓度对阈值电压Vth有最大的影响，但由于各个沟槽28的底部肯定与硼浓度的峰值重合，故防止了阈值电压Vth发生变化。
虽然可以选择各个沟槽28的尺寸，但在示例性实施方案中，沟槽28约为380nm。而且，相邻沟槽28之间的距离，亦即凸起13a的宽度约为160nm。在形成沟槽28之后，清除光抗蚀剂层45。
如图17A所示，在图16B的步骤之后，用CVD方法在叠层的整个暴露表面上制作大约20nm的氧化硅层29。随后，如图17B所示，用RIE(反应离子刻蚀)方法，沿厚度方向对氧化硅层29进行各向异性腐蚀。结果，除其存在于凸起13a的侧壁13b上的部分外，清除氧化硅层29。
在清除氧化硅层29之后，注入砷(As)离子，以便在沟槽28的底部形成位线BL1和BL2。此时，留在侧壁13b上的氧化硅层29防止砷离子被注入到侧壁13b中。而且，用作掩模的凸起13a使位线BL1和BL2能够以自对准方式被制作在沟槽28底部中。注入砷离子的加速能量为15keV，剂量为每平方厘米2.0×1014。
在注入砷离子之后，存在于侧壁13b上的氧化硅层29被腐蚀大约10nm，从而得到减薄。由于被腐蚀的氧化硅层29非常薄，故在下面的图中未示出。
图18A示出了图17B步骤之后要执行的步骤。如所示，砷离子被注入在凸起13a的侧壁13b中，从而在侧壁13b上形成相反导电类型的N型区17。若衬底12相对于注入方向被倾斜，则能够完成这一注入。在示例性实施方案中，垂直于P型硅衬底12的线n1相对于注入方向被倾斜大约+20度。此时，注入砷离子的加速能量为10keV，剂量为每平方厘米5.0×1011。值得指出的是，见图17B，存在于侧壁13b上的薄氧化硅层29防止砷离子被过量注入到侧壁13b中。
沟槽28的表面层可望提供器件的沟道，致使表面层的性质对器件特性有关键的影响。因此，必须防止沟槽28的表面在随后的步骤中被沾污。为此目的，在示例性实施方案中，用热氧化方法，在沟槽28的侧壁和底部上制作一个厚度约为4nm的牺牲氧化硅层31。此牺牲氧化硅层31成功地防止了沟槽28的表面被沾污。而且，此层31用来清除沟槽28表面特有的晶格缺陷，从而防止器件特性退化。随后，用CVD方法，在包括沟槽28内部的叠层的整个暴露表面上，制作厚度约为60nm的氮化硅层即掩模30。
如图19A所示，在图18B的步骤之后，沿厚度方向对氮化硅层30进行各向异性腐蚀，以便形成加大的沟槽30a。随后，用氮化硅层30作为掩模，对牺牲氧化硅层31和部分位线BL1和BL2进行选择性腐蚀。结果，在位线BL1和BL2中形成深度各约为10nm的凹陷32。
在已经形成凹陷32之后，砷离子经由沟槽30a被注入在位线BL1和BL2中，以便降低位线BL1和BL2的电阻。此时，注入砷离子的加速能量为30keV，剂量为每平方厘米3.0×1015。在图19A中，用参考号33表示其中注入砷离子的n+区。
随后，如图19B所示，用氮化硅层30作为掩模，对凹陷32进行选择性氧化，从而形成选择性氧化层34。在此步骤之后，用腐蚀方法清除氮化硅层27和30。此时，氧化硅层26和牺牲氧化硅层31起腐蚀停止层的作用。随后，以氮化硅层25作为腐蚀停止层，用腐蚀方法清除氧化硅层26。这一腐蚀被执行到氧化硅层26被完全清除但保留选择性氧化层34的程度。
图20A示出了图19B步骤之后的步骤。如所示，沟槽28的底部和侧壁被再次氧化，以形成厚度约为5nm的隧穿绝缘层15a。由于隧穿绝缘层15a的性质对器件的工作具有关键的影响，故隧穿绝缘层15a最好应该具备所希望的性质。为此目的，示例性实施方案利用等离子体氧化方法来形成隧穿绝缘层19a，这是用采用径线窄缝天线的微波激发高密度等离子体装置，并在等离子体装置中引入氪(Kr)和氧(O2)混合气体而实现的。
在上述的等离子体装置中，微波激发的Kr撞击O2，从而产生大量原子态O*。原子态O*容易进入沟槽28的表面层，并以不管平面方向的基本上相同的速率氧化沟槽28的底部和侧壁。因此，如圆圈中的放大图所示，在沟槽28的角落部分形成了厚度均匀的隧穿绝缘层15a。关于等离子体氧化的细节，可参考例如论文No.29p-YC-4，The 48thJoint Meeting of Engineers of Applied Physics和日本专利公开No.2001-160555。
图20B示出了图19B之后的步骤。如所示，厚度约为50nm的多晶硅层即导电层34，被制作在隧穿绝缘层15a和氮化硅层25上。利用原位工艺，预先用磷(P)对此多晶硅层34进行掺杂。
随后，如图21A所示，沿厚度方向对多晶硅层34进行各向异性腐蚀。结果，隧穿绝缘层15a上的多晶硅层34被清除，但留在沟槽28侧壁上的隧穿绝缘层15a上。沟槽28侧壁上的多晶硅层34构成浮栅FG1和FG2。然后，用腐蚀方法清除氮化硅层25。
随后，如图21B所示，在叠层的整个表面上涂敷光抗蚀剂层35，然后曝光和显影，以便在CMOS晶体管部分形成窗口35a。然后，用光抗蚀剂层35作为掩模，对CMOS晶体管部分中的栅绝缘层15c进行腐蚀，从而使N型阱21和P型阱23的表面暴露于外界。
如图22A所示，在已经清除光抗蚀剂层35之后，用前述的等离子体氧化方法，对叠层的整个暴露表面进行氧化。这就氧化了栅绝缘层15c下方的硅，从而增加了层15c的厚度。同时，浮栅FG1和FG2的表面被氧化，以形成厚度各约为8nm的多晶层间绝缘层15b。
浮栅FG1和FG2由多晶硅组成，致使在浮栅FG1和FG2的表面上形成大量面方向不同的晶粒。然而，如先前所述，等离子体氧化使氧化硅层能够均匀地形成而不管面方向。这就避免了出现多晶层间绝缘层15b被局部减薄以及绝缘性质在减薄处变坏。即使当用磷对多晶硅掺杂时，也可以获得此优点。
图22B示出了图22A步骤之后要执行的步骤。如所示，可望构成控制栅CG的多晶硅层，被制作在叠层的整个暴露表面上。利用原位工艺，预先用磷对多晶硅层进行掺杂。随后，在多晶硅层上形成Wsi层36。而且，在Wsi层36上形成氧化硅盖帽层38。然后，这种层叠的层被图形化，以产生图22B所示的结构。
利用图22B的步骤，沿行方向彼此集成形成了多个控制栅CG。同时，栅电极41被分别制作在包括在CMOS晶体管部分中的P型阱23和N型阱21上。各个栅电极41主要由多晶硅层37实现，并具有被Wsi层36降低了的电阻。也存在于各个控制栅CG中的Wsi层36，同样降低各个控制栅CG的电阻。
如图23A所示，在图22B步骤之后，光抗蚀剂层39被涂敷在叠层的整个表面上，然后曝光和显影，以便在邻接的控制栅CG之间形成窗口39a。随后，如图23B所示，以光抗蚀剂层39作为掩模，用腐蚀方法，清除不被控制栅CG覆盖的多晶层间绝缘层部分15b。此时，各个控制栅CG之间的栅绝缘层15c被轻微腐蚀。然后，用采用不同腐蚀剂的腐蚀方法，清除不被控制栅CG覆盖的浮栅FG1和FG2部分。结果，邻接控制栅CG之间的隧穿绝缘层15a被暴露于外界。
最后，如图24所示，在不被控制栅CG覆盖的各个凸起13a的侧壁13b和顶部c上，制作隔离区40。虽然侧壁13b和顶部c构成相关控制栅CG下方的沟道，但隔离区40电隔离这种控制栅CG下方附近的沟道。为了形成隔离区40，在光抗蚀剂层即掩模39上注入硼离子。此时，衬底12相对于注入方向被倾斜，使隔离区40形成在凸起13a的侧壁13b上。如先前所述，在示例性实施方案中，垂直于P型硅衬底12的线n1相对于注入方向n0被倾斜大约±20度。更具体地说，注入作为源的BF2的加速能量为20keV，剂量为每平方厘米1.0×1013。
随后，清除光抗蚀剂层39，从而完成图1所示的半导体存储器10。随着在预选位置处形成有源/漏区而完成了CMOS部分。
如上所述，示例性实施方案实现了能够以比常规多位晶体管更低的写入电压进行工作的多位晶体管、采用这种晶体管的半导体存储器、以及驱动多位晶体管的方法。
下面参照用来描述采用恒电荷型写入系统的本发明变通实施方案的图31和32。恒电荷型写入系统包括连接到相反的源/漏区中任何一个的电容器。使写入电流在各个源/漏区之间流动，直至电容器存储或释放预选的电荷量，致使电荷冲击地注入到二个浮栅中的至少一个中。图31所示的示例性实施方案被构成来使写入电流流动，直至电容器释放预选的电荷量。
更具体地说，在示例性实施方案中，位线BL1和BL2分别被连接到单元晶体管TC5的源电极和漏电极，致使电子被存储在连接到晶体管TC5的漏电极的浮栅FG，亦即位线BL2中。电容器51b经由开关部分53b被连接到位线BL1。列译码器42将例如5V施加到位线BL2作为写入电压。电容器51b的相反端子中的一个接地，不可连接到位线BL1。在写入程序开始之前，电容器51b的相反端子被接地，以便电容器51b放空电荷。在示例性实施方案中，电容器51b以及其它电容器51a、51c和51d各被分配给特定的列，虽然其中的每一个也可以被分配给多个列。
在写入程序开始时，构成写入电流的电子经由晶体管TC5的源电极从电容器51b流到单元晶体管TC5的漏电极。结果，电子被存储在连接到漏电极的单元晶体管TC5的浮栅FGB亦即位线BL2中，而正电荷被存储在电容器51b中。经过预选的时间，电容器51b的相反端子之间的电位差变化到例如大约1.5V，其结果是单元晶体管TC5的源电极与漏电极之间的电位差从开始时的5V被降低到大约3.5V。写入电流因而停止流动，亦即写入程序结束。
以下更详细地来描述示例性实施方案。首先详细描述开关部分53b的结构。要指出的是，其余的开关部分53a、53c、以及53d在结构方面与开关部分53b完全相同。开关部分53b具有端子54、58、56、60，分别连接到位线BL1和BL2、地、以及电容器51b的一个端子。电容器51b的另一端子被接地。这种连接方式也相应地应用于其余的开关部分53a、53c、53d以及其余的电容器51a、51c、51d。电容器控制信号62a、62b、62c、62d被分别连接到开关部分53a、53b、53c、53d，并各使相关的端子60被选择性地连接到端子54、56、58之一。
以下描述电容器控制信号62a-62d的功能。在写入开始之前，电容器控制信号62a-62d保持开关部分53a-53d的端子60连接到端子56。在此情况下，各个电容器51a-51d的相反端子之间的电位差为0V，亦即所有的电容器都是空的。
假设在写入模式中单元晶体管TC5被选择，且晶体管TC5的位线BL1应该被连接到电容器51b。则电容器控制信号62b使开关部分53b的端子60被连接到相关的端子54，但其它的电容器控制信号62a、62c、62d保持开关部分53a、53c、53d的端子60连接到端子56。当写入在预选的时间内结束时，电容器控制信号62b使开关部分53b的端子60与端子56连接。
电容器控制信号62a-62d由电容器控制器64响应于先期存储的列译码信号CDC而产生。
图32A和32B绘出了一些曲线，分别示出了在写入模式中单元晶体管TC5的源电极与漏电极之间流动的电流以及电容器51b相反端子之间出现的电压。在图32A中，纵坐标和横坐标分别表示电流和从写入操作开始所经过的时间，举例来说，时间t1为100毫微秒。如所示，在写入操作开始时，电流具有约为100nA的最大值，然后随时间相继降低。写入操作在时间t1之前结束。
在图32B中，纵坐标和横坐标分别表示电压和从写入操作开始所经过的时间，举例来说，时间t1也是100毫微秒。如所示，在写入操作开始时，电压为0V，然后随时间相继上升，直至稳定，在示例性实施方案中是稳定在1.5V或以下。由于5V的电压被施加到单元晶体管TC5的漏电极，故3.5V或以上的电压被施加在晶体管TC5的源电极与漏电极之间。
当隧穿绝缘层15a由氧化硅组成时，层15a的电位势垒为3.2V。因此，单元晶体管TC5源电极与漏电极之间的3.5V的电压高于电位势垒。而且，如图32B所示，在整个写入周期内，一直施加3.5V或以上的电压。施加在源电极与漏电极之间的3.5V或以上的电压，使电子被有效地注入到浮栅中，并降低了要求的写入电流。结果，数据能够同时全部被高速写入到多个单元晶体管中。
上述恒电荷型写入系统在下列方面优越于恒压型写入系统。恒压型写入系统将恒定电压施加在源电极与漏电极之间，因而不控制写入电流值，致使写入电流有时增大到100nA或以上。100nA的电流作为写入电流来说是过大了，并妨碍数据并行同时写入到多个单元晶体管。
恒流型写入系统可以被修正，使恒定电流小于源电极与漏电极之间流动的预选值，从而实现一种改进的恒压型写入系统。但在恒流型写入系统中，大约100nA的恒定电流不能够在整个写入周期中连续地流动，除非施加到漏电极的电压随时间被相继提高超过开始时电压例如5V而上升到例如约8V。在恒流型写入系统中，由于从写入操作开始就已经积累在浮栅中的道贺要求施加到漏电极的电压增大，以便将源电极与漏电极之间的电压保持在3.2V或以上，亦即为了有效地注入电子，大约8V的电压是必须的。
相反，在恒电荷型写入系统中，如图32A和32B所示，尽管漏电压被固定在例如5V，电容器相反端子之间的电压在写入开始阶段却低达0V。即使在写入的最后阶段，此电压仍然保持低达1.5V，从而确保了有效的写入。
参照图31的描述集中于电子被存储在连接到位线BL2的晶体管TC5的浮栅FG中的情况。为了将电子存储在连接到位线BL1的其它浮栅FG中，端子60应该仅仅被连接到端子58。
同样，在图31中，例如5V的正电压被施加到单元晶体管TC5的漏电极。或者，可以安排成使电子在写入开始之前被存储在要连接到源电极的电容器51b中，从而使电容器51b的电位为负，然后在写入开始时将电容器51b连接到源电极，从而将电子从源电极释放到漏电极。这也成功地将电子存储在连接到位线BL2的单元晶体管TC5的浮栅中。
而且，在图31中，为了将电子存储在连接到漏电极的浮栅FG中，电容器51b被连接到源电极。或者，电容器51b可以被连接到漏电极，以便将电子存储在连接到漏电极的浮栅FG中。若正电荷被存储在电容器51b中，然后电容器51b和源电极分别被连接到漏电极和地，则能够做到这一点。在此情况下，电子也从源电极即位线BL1流到漏电极即位线BL2，因而被存储在连接到漏电极的浮栅FG中。
虽然在示例性实施方案中，P型和N型被分别称为一种导电类型和反导电类型，但当然也可以分别用N型和P型作为一种导电类型和反导电类型。
如上所述，在写入模式中，示例性实施方案在单元晶体管的源/漏区之间建立了用于写入模式的电位差，同时将写入电压施加到控制栅。结果，在凸起的相反侧壁和顶部的表面上形成沟道，并使凸起顶部上流动的载流子能够被直接注入到浮栅中而完全无须引导。这就成功地降低了所需的写入电压。利用恒电荷型写入系统，示例性实施方案也能够有效地，亦即用最小的写入电流来写入数据。另一方面，在读出模式中，用于读出模式的电位差被建立在晶体管的源/漏区之间，同时将读出电压施加到控制栅，从而引起第一漏电流Id1流动。随后，用于读出模式的电位差被反转，以便引起第二漏电流Id2流动。浮栅的电位由于浮栅与源/漏区之间的电容以及浮栅与控制栅之间的电容而被拉向源/漏区与控制栅的电位。因而有可能将漏电流Id1和Id1增大或减小到所希望的数值，从而扩大电流窗口。
此处将分别于2001年11月22日和2002年11月1日提出的日本专利申请No.2001-358308和2002-319835，包括说明书、权利要求、附图、公开的摘要，整个列为参考。
虽然已经参照各个特定的示例性实施方案描述了本发明，但并不受这些实施方案的限制。要理解的是，本技术领域的熟练人员能够改变或修正各个实施方案而不超越本发明的范围和构思。
权利要求
1.一种晶体管，其特征在于包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；在所述成对源/漏区(BL1，BL2)之间建立用来写入的电位差，同时，写入电压被施加到控制栅(CG)，从而引起电荷冲击式注入到至少所述成对浮栅(FG1；FG2)之一中。
2.一种晶体管，其特征在于包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；以及可选择性地连接到所述成对源/漏区(BL1，BL2)中的任何一个的电容器(51)；使写入电流在所述成对源/漏区(BL1，BL2)之间连续流动，直至预选的电荷量被存储在所述电容器(51)中或从所述电容器(51)释放，从而引起电荷冲击式注入到至少所述成对浮栅(FG1，FG2)之一中。
3.根据权利要求1或2的晶体管，其特征在于凸起(13a)具有由虚拟连接所述成对源/漏区(BL1，BL2)的直线确定的根部，此根部的一种导电类型杂质的浓度高于凸起(13a)的其余部分的浓度。
4.根据权利要求1、2或3的晶体管，其特征在于在所述源/漏区(BL1，BL2)之间流动的电荷包含电子，电子获得了高于所述第二绝缘层(15a)的电位势垒的能量并被冲击式注入到至少一个所述浮栅(FG1，FG2)中。
5.根据权利要求1-4中任何一个的晶体管，其特征在于第一电容由经由各个第二绝缘层(15a)而面对凸起(13a)的一个侧壁(13b)和一个所述源/漏区(BL1，BL2)的所述浮栅(FG1，FG2)形成，第二电容由经由所述第一绝缘层(15c)而面对凸起(13a)顶部(13c)的所述控制栅(CG)形成，第一电容大于第二电容。
6.根据权利要求1-5中任何一个的晶体管，其特征在于第三电容由各个经由所述一个第三绝缘层(15b)而面对所述控制栅(CG)的所述浮栅(FG1，FG2)形成。第一电容被容性耦合到第三电容，第二电容大。
7.根据权利要求1-6中任何一个的晶体管，其特征在于各个反导电类型区域(17)被制作在凸起(13a)的一个侧壁(13b)上与邻接侧壁的源/漏区(BL1，BL2)相接触。
8.根据权利要求1-7中任何一个的晶体管，其特征在于各个所述浮栅(FG1，FG2)至少部分地伸出在凸起(13a)顶部(13c)上方。
9.根据权利要求1-8中任何一个的晶体管，其特征在于所述浮栅(FG1，FG2)被构造成使其不覆盖凸起(13a)顶部(13c)。
10.一种半导体存储器，其特征在于包含沿列方向和行方向排列的多个单元晶体管(TC)；各个所述多个单元晶体管(TC)包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)而面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；在所述成对源/漏区(BL1，BL2)之间建立用来写入的电位差，同时，写入电压被施加到控制栅(CG)，从而引起电荷冲击式注入到至少所述成对浮栅(FG1，FG2)之一中。
11.一种半导体存储器，其特征在于包含沿列方向和行方向排列的多个单元晶体管(TC)；各个所述多个单元晶体管(TC)包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(12)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；以及可选择性地连接到所述成对源/漏区(BL1，BL2)中任何一个的电容器(51)；使写入电流在所述成对源/漏区(BL1，BL2)之间连续流动，直至预选的电荷量被存储在所述电容器(51)中或从所述电容器(51)释放，从而引起电荷冲击式注入到至少所述成对浮栅(FG1，FG2)之一中。
12.根据权利要求10或11的半导体存储器，其特征在于凸起(13a)具有由虚拟连接所述成对源/漏区(BL1，BL2)的直线确定的根部，此根部的一种导电类型杂质的浓度高于凸起(13a)的其余部分的浓度。
13.根据权利要求10、11、或12的半导体存储器，其特征在于沿列方向彼此邻接的所述多个单元晶体管(TC)共用同一个源/漏区(BL1，BL2)，沿行方向彼此邻接的所述多个单元晶体管(TC)共用同一个控制栅(CG)和所述晶体管之间的源/漏区(BL1，BL2)。
14.一种驱动晶体管的方法，其特征在于包含下列步骤制备一种晶体管，它包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；在所述成对源/漏区(BL1，BL2)之间建立用来写入的电位差；将写入电压施加到所述控制栅(CG)；以及将电荷冲击式注入到至少所述成对浮栅(FG1，FG2)之一中，从而将数据写入到所述至少一个浮栅(FG1，FG2)中。
15.根据权利要求14的方法，其特征在于凸起(13a)的由虚拟连接所述成对源/漏区(BL1，BL2)的直线确定的根部，其一种导电类型杂质的浓度高于凸起(13a)的其余部分的浓度。
16.根据权利要求14或15的方法，其特征在于还包含下列步骤在所述源/漏区(BL1，BL2)之间建立用来读出的电位差，并将读出电压施加到所述控制栅(CG)，以便使第一漏电流流动；将用来读出的电位差反转，并将读出电压施加到所述控制栅(CG)，以便使第二漏电流流动；以及根据第一漏电流的值和所述第二漏电流的值，区分存储在所述浮栅(FG1，FG2)中的电荷。
全文摘要
一种多位晶体管,它包括含有凸起(13a)的P型半导体衬底(12)、栅绝缘层(15c)、一对N型源/漏区(BL1,BL2)、隧穿绝缘层(15a)、一对浮栅(FG1,FG2)、多晶层间绝缘层(15b)、以及控制栅(CG)。由虚拟连接源/漏区(BL1,BL2)的直线确定的凸起(13a)的根部,其P型杂质的浓度高于其它部分的。用来写入的电位差被建立在源/漏区(BL1,BL2)之间,同时将写入电压施加到控制栅(CG),从而使电子被冲击式注入到至少一个浮栅(FG1,FG2)中。
文档编号H01L27/115GK1423343SQ0215280
公开日2003年6月11日 申请日期2002年11月22日 优先权日2001年11月22日
发明者三井田高 申请人:伊诺太科株式会社