专利名称：金氧半导体电晶体以及记忆体元件的制造方法
技术领域：
本发明涉及一种半导体元件的制造方法，特别是涉及一种金氧半导体电晶体(电晶体即晶体管，以下均称为电晶体)以及记忆体元件的制造方法。
背景技术：
随着现今电脑微处理器(Microprocessor)的功能愈来愈强，软件所进行的程式与运算也愈来愈庞大。因此，记忆体(即存储器，内存，存储介质，以下均称为记忆体)的制作技术已成为半导体产业重要的技术之一。
一般来说，记忆体可依其储存资料(即数据，以下均称为资料)的型态而分为挥发性记忆体与非挥发性记忆体。以非挥发性记忆体来说，其并不会因电源供应的中断而使得储存于其中的资料完全被消除，因此常被用来储存电脑的开机系统资料等等。
目前的记忆体技术正在逐渐朝向提高积集度以及缩小元件尺寸的方向发展。然而，在逐渐缩小晶片(晶片即为芯片，以下均称为晶片)上的记忆体元件的同时，却会因其通道长度的缩小而引起短通道效应(ShortChannel Effects)，造成元件无法正常运作。所以通常在缩小通道长度的同时，必须增加通道中的掺质，以抑止短通道效应的发生。但是，通道中若掺入过多的掺质，又会引发另一个漏电流(leakage current)的问题。
而且，为了提高积集度，在制程中必须尽可能地缩小每一记忆胞间的距离。然而，现有技术通常是以微影/蚀刻制程来定义出每一个记忆胞的位置，但是因微影制程极限的限制，记忆胞间的距离将受限于微影制程所允许的范围之内。
由此可见，上述现有的半导体元件以及记忆体元件的制造方法在结构与制造上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体元件以及记忆体元件的制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的半导体元件以及记忆体元件的制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及其专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的金氧半导体电晶体以及记忆体元件的制造方法，能够改进一般现有的半导体元件以及记忆体元件的制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明目的在于，克服现有的记忆体元件的制造方法存在的缺陷，而提供一种新的记忆体元件的制造方法，所要解决的技术问题是使其增加通道区的长度而可提升记忆胞阵列中的记忆胞的密度，进而可以提高元件的效能，从而更加适于实用。
本发明的另一目的在于，克服现有的半导体元件的制造方法存在的缺陷，而提供一种新的金氧半导体电晶体的制造方法，所要解决的技术问题是使其可以解决元件积集度增加后所导致的短通道效应以及位元线阻值过高的问题，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种金氧半导体电晶体的制造方法，其包括以下步骤在一基底上形成一图案化膜层，以暴露出部分的该基底；进行一区域氧化制程，以在该图案化膜层所暴露出的部分该基底上形成一区域氧化结构；移除该图案化膜层，以暴露出该区域氧化结构二侧的部分该基底；在该区域氧化结构二侧的该基底中分别形成一源极区以及一汲极区；移除该区域氧化结构，而在该源极区与该汲极区之间形成一凹陷区域；在该基底上形成一闸绝缘层；以及在该凹陷区域上方的该闸绝缘层上形成一闸极。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的金氧半导体电晶体的制造方法，其中在形成该区域氧化结构之后以及移除该图案化膜层之前，更包括在该基底上方形成一牺牲层，其中该牺牲层是暴露出部分的该图案化膜层且覆盖住该区域氧化结构。
前述的金氧半导体电晶体的制造方法，其中所述的牺牲层与该图案化膜层之间具有蚀刻选择性。
前述的金氧半导体电晶体的制造方法，其中所述的图案化膜层的材质包括氮化硅，该牺牲层的材质包括氧化硅。
前述的金氧半导体电晶体的制造方法，其中所述的形成该牺牲层的方法包括以下步骤在该基底上形成一牺牲材质层，覆盖住该图案化膜层以及该区域氧化结构；以及移除部分的该牺牲材质层，以使部分的该图案化膜层暴露出来。
前述的金氧半导体电晶体的制造方法，其中所述的形成该源极区以及该汲极区包括以下步骤以该区域氧化结构作为为植入罩幕，进行一深离子植入制程，以在该区域氧化结构二侧的该基底中分别形成一深掺杂区；移除部分的该区域氧化结构，以增加该基板被暴露出的面积；以及进行一浅离子植入制程，以在每一该些深掺杂区的一例分别形成一浅掺杂区。
前述的金氧半导体电晶体的制造方法，其中在形成该闸绝缘层之后以及形成该闸极之前，更包括依序在该闸绝缘层上形成一氮化硅层以及一阻障层。
前述的金氧半导体电晶体的制造方法，其中在该基底上形成该图案化膜层之前，更包括在该基底上形成一垫氧化层，且移除该区域氧化结构时更包括将该垫氧化层移除。
本发明的目的及解决其技术问题还可采用以下的技术方案来实现。依据本发明提出的一种记忆体元件的制造方法，其包括以下步骤提供一基底，且该基底上已形成有多数个隔离结构，以将该基底区分为一记忆胞阵列区以及一周边电路区；在该基底上形成一图案化膜层，其是暴露出位于该记忆胞阵列区内的部分的该基底；进行一区域氧化制程，以在该记忆胞阵列区内被暴露出的该基底中形成多数个区域氧化结构；移除该图案化膜层，以暴露出部分的该基底；在该记忆胞阵列区内所暴露出的部分该基底中形成多数条埋入式位元线；移除该些区域氧化结构，而在该记忆胞阵列区的该基底中形成多数个凹陷区域；在该基底上以及该些凹陷区域内形成一闸绝缘层；在该闸绝缘层上形成一导体层；图案化该导体层，以在该记忆胞阵列区中定义出多数条字元线，并且在该周边电路区中定义出至少一闸极结构；以及在该闸极结构两侧的该基底中形成一源极/汲极区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体元件的制造方法，其中在形成该些区域氧化结构之后以及移除该图案化膜层之前，更包括在该基底上方形成一牺牲层，其中该牺牲层是暴露出该记忆胞阵列区内的部分该图案化膜层并覆盖住该些区域氧化结构。
前述的记忆体元件的制造方法，其中所述的牺牲层与该图案化膜层之间具有蚀刻选择性。
前述的记忆体元件的制造方法，其中所述的图案化膜层的材质包括氮化硅，该牺牲层的材质包括氧化硅。
前述的记忆体元件的制造方法，其中所述的形成该牺牲层的方法包括以下步骤在该基底上形成一牺牲材质层，覆盖住该图案化膜层以及该些区域氧化结构；移除该周边电路区内的该牺牲材质层；以及移除该记忆胞阵列区内的部分的该牺牲材质层，以使该记忆胞阵列区内的部分该图案化膜层暴露出来。
前述的记忆体元件的制造方法，其中所述的形成该埋入式位元线的步骤包括以下步骤在该基底上形成一图案化光阻层，以覆盖住该基底的该周边电路区；以该图案化光阻层以及该区域氧化结构作为植入罩幕，进行一离子植入制程；以及移除该图案化光阻层。
前述的记忆体元件的制造方法，其中所述的形成该埋入式位元线的步骤包括以下步骤在该基底上形成一图案化光阻层，以覆盖住该基底的该周边电路区；以该图案化光阻层以及该区域氧化结构作为为植入罩幕，进行一深离子植入制程，以在该基底中形成多数个深掺杂区；移除该区域氧化结构的部分厚度，以增加该基板被暴露出的面积；进行一浅离子植入制程，以在各该些深掺杂区的两侧形成一浅掺杂区；以及移除该图案化光阻层。
前述的记忆体元件的制造方法，其中在形成该闸绝缘层之后及形成该导体层之前，更包括在该记忆胞阵列区内的该闸绝缘层上依序形成一氮化硅层以及一阻障层。
前述的记忆体元件的制造方法，其中在该基底上形成该图案化膜层之前，更包括在该基底上形成一垫氧化层，且移除该区域氧化结构时更包括将该垫氧化层移除。
前述的记忆体元件的制造方法，其中所述的基底上的该些隔离结构包括区域氧化隔离结构或是浅沟渠隔离结构。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下本发明提出一种金氧半导体电晶体的制造方法，此方法是先在基板上形成图案化膜层，接着再进行区域氧化(Local Oxidation，简称LOCOS)制程，以便于在图案化膜层所暴露出的基底中形成区域氧化结构。接着再移除图案化膜层，以暴露出部分的基底。之后，在被暴露出的基底中形成源极区与汲极区。然后再移除区域氧化结构，而在源极区与汲极区之间的基底上形成多个凹陷区域。接着在基底上形成闸绝缘层，之后再在凹陷区域上方的闸绝缘层上形成闸极。
由此可知，本发明的金氧半导体电晶体的制造方法，是先在基板上形成图案化膜层，以定义出欲形成源极/汲极区的位置。接着在图案化膜层所暴露出的基底上形成多个区域氧化结构，以定义出通道区的位置。然后移除图案化膜层，再以区域氧化结构为罩幕而在基底中形成源极/汲极区。然后再移除区域氧化结构，而使基底上自然形成多个凹陷区域。接着在基底上形成闸绝缘层，再在凹陷区域上方的闸绝缘层上形成闸极。由于凹陷形的通道区具有较长的长度，因此可避免金氧半导体电晶体发生短通道效应。
本发明还提出一种记忆体元件的制造方法，此方法是先提供一基底，且此基底上已形成有多个隔离结构，以将基底区分为记忆胞阵列区以及周边电路区。接着在基底上形成图案化膜层，以暴露出记忆胞阵列区内的部分基底。之后再进行区域氧化制程，而在记忆胞阵列区内被暴露出的基底中形成区域氧化结构。然后移除图案化膜层，以暴露出部分之基底。之后，在记忆胞阵列区内的区域氧化结构所暴露出的部分基底中形成埋入式位元线。然后再移除区域氧化结构，而在基底中形成多个凹陷区域。接着，在基底及凹陷区域上形成闸绝缘层，再在闸绝缘层上形成导体层。之后，图案化导体层以在记忆胞阵列区内定义出多条字元线，并在周边电路区内定义出至少一闸极结构。然后，在闸极结构之两侧的基底中形成源极/汲极区。
借由上述技术方案，本发明至少具有下列优点本发明是利用区域氧化法而在基底上形成具有特殊形状的区域氧化结构，使得在进行移除区域氧化结构的步骤后，基底中可以形成凹陷区域。且由于源极区与汲极区是配置在凹陷区域的两侧，因此凹陷区域下方的基底在靠近表面处即成为半导体元件的通道区。由此可知，本发明是在一定的间距中，形成非直线形的通道区，以增加通道区的长度。因此，本发明可以有效地解决现有习知的半导体元件因提高积集度而导致短通道效应的问题。
综上所述，本发明的记忆体元件的制造方法，可提升记忆胞阵列中的记忆胞的密度，进而可以提高元件的效能。本发明的金氧半导体电晶体的制造方法，可以解决元件积集度增加后所导致的短通道效应以及位元线阻值过高的问题。本发明具有上述诸多的优点及实用价值，并在同类方法中未见有类似的方法公开发表或使用而确属创新，其不论方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体元件以及记忆体元件的制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举出多个较佳实施例，并配合附图，详细说明如下。
图1A至图1H是本发明一较佳实施例的一种记忆体元件的制造流程及结构剖面示意图。
图2A至图2B是本发明一较佳实施例中的一种记忆体元件的牺牲层的制造流程及结构剖面示意图。
图3是本发明另一实施例中的一种只读记忆体元件的剖面示意图。
100基底102隔离结构104a记忆胞阵列区 104b周边电路区106垫氧化层108膜层
108a第一图案化膜层108b第二图案化膜层110区域氧化结构 112牺牲层112a牺牲材质层116、117光阻层120埋入式位元线 120a深掺杂区120b浅掺杂区 122闸绝缘层123氮化硅层(氮化矽层) 124导体层124a字元线124b闸极结构125阻障层 126源极/汲极区127、132通道区130凹陷区域140记忆胞阵列具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的金氧半导体电晶体以及记忆体元件的制造方法其具体实施方式
、结构、特征及其功效，详细说明如后。
本发明的制程是以区域氧化结构来定义出凹陷型通道区的位置，以便于增加半导体元件的通道区的长度。下述实施例将以记忆体元件为例来说明本发明的制程。值得注意的是，本发明还可以应用于其他金氧半导体电晶体的制程中，所以熟习此技艺者应该知道，下述实施例仅是用以说明本发明，而并非用以限定本发明。
图1A至图1H是本发明一较佳实施例的一种记忆体元件的制造方法的流程就结构剖面示意图。
请参阅图1A所示，本发明较佳实施例的记忆体元件的制造方法，其包括以下步骤首先，在基底100上形成多个隔离结构102，以在基底100上定义出记忆胞阵列区104a以及周边电路区104b。其中，隔离结构102例如是区域氧化隔离结构或是浅沟渠隔离(Shallow Trench Insulator，STI)结构，而本实施例的隔离结构102是以区域氧化隔离结构为例做说明。接着，在基底100上形成膜层108，其材质例如是氮化硅。而且，在一较佳实施例中，形成膜层108之前还可以先在基底100上形成一层垫氧化层106，用以保护基底100的表面，使基底100表面在后续制程(例如是蚀刻制程)中不易受到损坏。
请参阅图1B所示，对膜层108进行图案化，以形成图案化膜层108a与图案化膜层108b。其中，图案化膜层108a是位于记忆胞阵列区104a内，而图案化膜层108b则是位于周边电路区104b内。在本实施例中，图案化膜层108的方法例如是进行微影制程以及蚀刻制程。此外，在另一实施例中，覆盖在周边电路区104b内的图案化膜层108b也可以是与记忆胞阵列区104a内图案化膜层108a分别由不同的膜层所形成，此处是以较简单的制程为例做说明。
请参阅图1C所示，进行区域氧化法，以在图案化膜层108a所暴露出的基底100上形成多个区域氧化结构110。特别的是，区域氧化结构110是用以在后续制程中定义出记忆胞的通道区(图中未示)。而且，在一实施例中，在基底100上形成区域氧化结构110之后，更包括在基底100、图案化膜层108a以及图案化膜层108b上形成牺牲层112，且该牺牲层112是暴露出图案化膜层108b以及部分的图案化膜层108a，如图1C所示。
牺牲层112的形成方法，例如是先在基底100上以化学气相沉积(Chemical Vapor Deposition，CVD)法形成一层牺牲材质层112a(如图2A所示)，其材质例如是与图案化膜层108a及图案化膜层108b的材质之间具有蚀刻选择性。在本实施例中，图案化膜层108a及图案化膜层108b的材质例如是氮化硅，而牺牲材质层112a的材质例如是氧化硅。然后，以例如是微影制程在图案化膜层108a上形成光阻层116(如图2B所示)，并以光阻层116为罩幕而进行蚀刻制程，以移除位于图案化膜层108b上的部分牺牲材质层112a。在此蚀刻制程中，其例如是以图案化膜层108b作为蚀刻终止层(etch stop layer)来蚀刻牺牲材质层112a。之后再移除光阻层116，并进行蚀刻制程以回蚀图案化膜层108a上的部分牺牲材质层112a，以形成牺牲层112。
当然，本发明并不限定牺牲层112的形成方法即为图2A至图2B所示的流程，熟习此技艺者可以依照本发明的技术实质而利用其他制程来形成牺牲层112，惟其亦落在本发明的范围内。
请接着参阅图1D所示，移除图案化膜层108a与图案化膜层108b，以暴露出部分的基底100，而此步骤例如是藉由一蚀刻制程来完成。值得注意的是，在此实施例中，倘若图案化膜层108a上配置有牺牲层112，则在此蚀刻制程中由于图案化膜层108a的蚀刻速率例如是大于牺牲层112的蚀刻速率，因此当图案化膜层108a与第二图案化膜层108b完全被移除之后，仍会有部分的牺牲层112存在于区域氧化结构110上，如图1D所示。
请参阅图1E所示，在基底100上的周边电路区104b内形成光阻层117以覆盖住基底100的周边电路区104b。接着再以区域氧化结构110为罩幕进行一深离子植入制程，而在记忆胞阵列区104a内所暴露出的基底100中形成深掺杂区(deep doping area)120a。
接着请参阅图1F所示，再次移除部分的牺牲层112与区域氧化结构110，以暴露出记忆胞阵列区104a内的更多部分的基底100。之后，再以此时的区域氧化结构110及其上的牺牲层112为罩幕进行一浅离子植入制程，而在深掺杂区120a的两侧形成浅掺杂区(shallow doping area)120b。此时，该深掺杂区120a与浅掺杂区120b即构成记忆体元件的埋入式位元线120。其中，该深掺杂区120a与浅掺杂区120b的掺杂深度则是取决于植入制程中所使用的离子束的能量。在形成深掺杂区120a与浅掺杂区120b之后，即可移除光阻层117。
请参阅图1G所示，进行一蚀刻制程，以移除基板100上所残留的所有膜层，其例如是牺牲层112以及区域氧化结构110。值得注意的是，在一较佳实施例中，若基底100上形成有垫氧化层106，则周边电路区104b内的垫氧化层106亦会在此蚀刻制程中与牺牲层112及区域氧化结构110同时被移除。而在区域氧化结构110被移除之后，基底100上即会形成多个凹陷区域130。之后，在基底100上及凹陷区域130内依序形成闸绝缘层122及导体层124。其中，导体层124例如是填满凹陷区域130。在本实施例中，导体层124例如是多晶硅层，而闸绝缘层122的材质例如是氧化硅，且闸绝缘层122的形成方法例如是热氧化(thermal oxidation)法，而导体层124的形成方法例如是化学气相沉积法。
请参阅图1H所示，图案化导体层124与闸绝缘层122，以在周边电路区104b内形成电路元件的闸极结构124b，并同时在记忆胞阵列区104a内形成记忆体元件的字元线(word line)124a。此时，即完成记忆胞阵列区104a内的记忆胞阵列140。其中，两个相邻的埋入式位元线120之间的凹陷区域130下方的区域132即为记忆胞的通道区。之后再在闸极结构124b两侧的基底100中形成源极/汲极区126，而后续制程则同于现有的记忆体元件的制程，熟习此技艺者可以了解其详细技术，此处不再赘述。
熟习此技艺者应该知道，在形成闸极结构124b以及源极/汲极区126的制程中，必需在记忆胞阵列区104a内的导体层124上形成一层罩幕层(图中未示)，以保护记忆胞阵列区104a内的膜层在此步骤中不受影响。特别值得注意的是，周边电路区104b内的电路元件的通道区127与源极/汲极区126的形成方法，可以是一般常用的MOS制程，也可以应用本发明的制程。也就是说，源极/汲极区126的形成方法可以是与埋入式位元线120的形成方法相同，而通道区127的形成方法则例如是与通道区132的形成方法相同。
此外，在形成导体层124之后与图案化导体层124与闸绝缘层122之前，还可以先在导体层124上形成一层顶盖层(capping layer)或是可降低导体层的阻值的金属硅化物层(silicide layer)(图中未示)，本发明并未对其加以限定，熟习此技艺者可自行依实际制程所需来决定。
本发明亦可应用在氮化硅只读记忆体元件的制程中。以下将举一实施例并配合
如下。
图3是本发明的另一实施例中一种只读记忆体元件的剖面示意图。请参阅图3所示，依照上述实施例的说明而在基底100上形成闸绝缘层122之后，先依序在闸绝缘层122上形成氮化硅层123以及阻障层(barrierlayer)125，然后再在阻障层125上形成导体层124。其中，阻障层125的材质例如是氧化硅，因此闸绝缘层122、氮化硅层123以及阻障层125即构成氮化硅只读记忆体元件中的ONO(氧化硅/氮化硅/氧化硅)堆迭结构。接着再进行导体层124的图案化制程，以在记忆胞阵列区104a内形成字元线124a，并在周边电路区104b内形成闸极结构224，此时即完成了氮化硅记忆胞阵列240。之后，在闸极结构224两侧的基底100中形成源极/汲极区126，而后续制程即同于目前的记忆体元件的制程。
由于在积集度较高的半导体元件中，是需要宽度较小的源极/汲极区(即是记忆体元件中的位元线)与长度较长的通道区，且由上述说明可知，本发明是以图案化膜层来定义出源极/汲极区的位置，而图案化膜层的图案间的区域氧化结构则是用以定义通道区的位置。也就是说，本发明是先定义出尺寸较小的源极/汲极区的位置(也就是图案化膜层的图案的位置)，之后再形成区域氧化结构以定义出通道区的位置。因此，本发明可避免现有习知以微影/蚀刻制程来定义出通道区的位置时，通道区的尺寸将受限于微影制程所能允许的范围的问题。所以本发明能够以较简单的制程来提高积集度，以节省制程成本。
而且，本发明更利用区域氧化法而在基底上形成具有特殊形状的区域氧化结构，使得在进行移除区域氧化结构的步骤后，基底上可以自然形成凹陷区域。且由于源极/汲极区是配置在凹陷区域的两侧，因此凹陷区域下方的基底在靠近表面处即成为元件的通道区。由此可知，本发明是在一定的间距中形成非直线形的通道区，以增加通道区的长度。因此，本发明可有效地解决现有习知半导体体元件因提高积集度而导致短通道效应的问题。
此外，在形成本发明的源极/汲极区的步骤中，是先后进行一深离子植入制程与一浅离子植入制程，因此本发明可降低源极/汲极区的阻值。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种金氧半导体电晶体的制造方法，其特征在于其包括以下步骤在一基底上形成一图案化膜层，以暴露出部分的该基底；进行一区域氧化制程，以在该图案化膜层所暴露出的部分该基底上形成一区域氧化结构；移除该图案化膜层，以暴露出该区域氧化结构二侧的部分该基底；在该区域氧化结构二侧的该基底中分别形成一源极区以及一汲极区；移除该区域氧化结构，而在该源极区与该汲极区之间形成一凹陷区域；在该基底上形成一闸绝缘层；以及在该凹陷区域上方的该闸绝缘层上形成一闸极。
2.根据权利要求1所述的金氧半导体电晶体的制造方法，其特征在于其中在形成该区域氧化结构之后以及移除该图案化膜层之前，更包括在该基底上方形成一牺牲层，其中该牺牲层是暴露出部分的该图案化膜层且覆盖住该区域氧化结构。
3.根据权利要求2所述的金氧半导体电晶体的制造方法，其特征在于其中所述的牺牲层与该图案化膜层之间具有蚀刻选择性。
4.根据权利要求3所述的金氧半导体电晶体的制造方法，其特征在于其中所述的图案化膜层的材质包括氮化硅，该牺牲层的材质包括氧化硅。
5.根据权利要求2所述的金氧半导体电晶体的制造方法，其特征在于其中所述的形成该牺牲层的方法包括以下步骤在该基底上形成一牺牲材质层，覆盖住该图案化膜层以及该区域氧化结构；以及移除部分的该牺牲材质层，以使部分的该图案化膜层暴露出来。
6.根据权利要求1所述的金氧半导体电晶体的制造方法，其特征在于其中所述的形成该源极区以及该汲极区包括以下步骤以该区域氧化结构作为为植入罩幕，进行一深离子植入制程，以在该区域氧化结构二侧的该基底中分别形成一深掺杂区；移除部分的该区域氧化结构，以增加该基板被暴露出的面积；以及进行一浅离子植入制程，以在每一该些深掺杂区的一侧分别形成一浅掺杂区。
7.根据权利要求1所述的金氧半导体电晶体的制造方法，其特征在于其中在形成该闸绝缘层之后以及形成该闸极之前，更包括依序在该闸绝缘层上形成一氮化硅层以及一阻障层。
8.根据权利要求1所述的金氧半导体电晶体的制造方法，其特征在于其中在该基底上形成该图案化膜层之前，更包括在该基底上形成一垫氧化层，且移除该区域氧化结构时更包括将该垫氧化层移除。
9.一种记忆体元件的制造方法，其特征在于其包括以下步骤提供一基底，且该基底上已形成有多数个隔离结构，以将该基底区分为一记忆胞阵列区以及一周边电路区；在该基底上形成一图案化膜层，其是暴露出位于该记忆胞阵列区内的部分的该基底；进行一区域氧化制程，以在该记忆胞阵列区内被暴露出的该基底中形成多数个区域氧化结构；移除该图案化膜层，以暴露出部分的该基底；在该记忆胞阵列区内所暴露出的部分该基底中形成多数条埋入式位元线；移除该些区域氧化结构，而在该记忆胞阵列区的该基底中形成多数个凹陷区域；在该基底上以及该些凹陷区域内形成一闸绝缘层；在该闸绝缘层上形成一导体层；图案化该导体层，以在该记忆胞阵列区中定义出多数条字元线，并且在该周边电路区中定义出至少一闸极结构；以及在该闸极结构两侧的该基底中形成一源极/汲极区。
10.根据权利要求9所述的记忆体元件的制造方法，其特征在于其中在形成该些区域氧化结构之后以及移除该图案化膜层之前，更包括在该基底上方形成一牺牲层，其中该牺牲层是暴露出该记忆胞阵列区内的部分该图案化膜层并覆盖住该些区域氧化结构。
11.根据权利要求10所述的记忆体元件的制造方法，其特征在于其中所述的牺牲层与该图案化膜层之间具有蚀刻选择性。
12.根据权利要求11所述的记忆体元件的制造方法，其特征在于其中所述的图案化膜层的材质包括氮化硅，该牺牲层的材质包括氧化硅。
13.根据权利要求10所述的记忆体元件的制造方法，其特征在于其中所述的形成该牺牲层的方法包括以下步骤在该基底上形成一牺牲材质层，覆盖住该图案化膜层以及该些区域氧化结构；移除该周边电路区内的该牺牲材质层；以及移除该记忆胞阵列区内的部分的该牺牲材质层，以使该记忆胞阵列区内的部分该图案化膜层暴露出来。
14.根据权利要求9所述的记忆体元件的制造方法，其特征在于其中所述的形成该埋入式位元线的步骤包括以下步骤在该基底上形成一图案化光阻层，以覆盖住该基底的该周边电路区；以该图案化光阻层以及该区域氧化结构作为植入罩幕，进行一离子植入制程；以及移除该图案化光阻层。
15.根据权利要求9所述的记忆体元件的制造方法，其特征在于其中所述的形成该埋入式位元线的步骤包括以下步骤在该基底上形成一图案化光阻层，以覆盖住该基底的该周边电路区；以该图案化光阻层以及该区域氧化结构作为为植入罩幕，进行一深离子植入制程，以在该基底中形成多数个深掺杂区；移除该区域氧化结构的部分厚度，以增加该基板被暴露出的面积；进行一浅离子植入制程，以在各该些深掺杂区的两侧形成一浅掺杂区；以及移除该图案化光阻层。
16.根据权利要求9所述的记忆体元件的制造方法，其特征在于其中在形成该闸绝缘层之后及形成该导体层之前，更包括在该记忆胞阵列区内的该闸绝缘层上依序形成一氮化硅层以及一阻障层。
17.根据权利要求9所述的记忆体元件的制造方法，其特征在于其中在该基底上形成该图案化膜层之前，更包括在该基底上形成一垫氧化层，且移除该区域氧化结构时更包括将该垫氧化层移除。
18.根据权利要求9所述的记忆体元件的制造方法，其特征在于其中所述的基底上的该些隔离结构包括区域氧化隔离结构或是浅沟渠隔离结构。
全文摘要
本发明是关于一种金氧半导体电晶体以及记忆体元件的制造方法。该金氧半导体电晶体的制造方法是先在基板上形成图案化膜层，以定义出欲形成源极/汲极区的位置。接着在图案化膜层所暴露出的基底上形成多个区域氧化结构，以定义出通道区的位置。然后移除图案化膜层，再以区域氧化结构为罩幕而在基底中形成源极/汲极区。然后再移除区域氧化结构，而使基底上自然形成多个凹陷区域。接着在基底上形成闸绝缘层，再在凹陷区域上方的闸绝缘层上形成闸极。由于凹陷形的通道区具有较长的长度，因此可避免金氧半导体电晶体发生短通道效应。
文档编号H01L21/336GK1707763SQ200410048108
公开日2005年12月14日 申请日期2004年6月11日 优先权日2004年6月11日
发明者黄仲仁 申请人:旺宏电子股份有限公司