专利名称：薄膜半导体器件和薄膜半导体器件的制造方法
技术领域：
本发明涉及一种薄膜半导体器件和薄膜半导体器件的制造方法。
背景技术：
构成液晶显示装置等电光学装置的有源矩阵基板上，从来大多使用薄膜晶体管(Thin Film Transistor，以下，简称为TFT)作为开关元件。近年来，随着液晶显示装置的像素间距变窄而要求TFT电路布线微细化，和随着基板大型化而要求降低TFT驱动功耗。因而，作为栅电极、源/漏电极等TFT电路中的布线或电极材料，正在研究采用低电阻金属，特别是提出采用以Al(铝)为主成分的金属材料(例如，参照专利文献1)。
就Al电极(布线)材料来说，除高纯度Al外，一般说来，使用添加数原子％的Cu(铜)、Nd(钕)等组成的Al合金，并且，采用叠层形成的构造，以便借助于防止Al电极受腐蚀或发生小丘的覆盖层和防止Al金属与基底膜材料相互扩散的阻挡层夹持Al电极。
图8(a)～(d)是表示具备叠层构造Al电极的TFT制造工艺的一例图。
首先，如图8(a)所示，在透明基板1上边，顺序形成绝缘层2、半导体层5、栅绝缘层6、和栅电极100。在图8(a)中，半导体层5和栅电极100是，通过利用众所周知的光刻技术制作图形而形成的。并且，半导体层5具备用离子掺杂法形成的源区5S、沟道区5C、和漏区5D。并且，栅电极100是，从栅绝缘层6侧开始顺序叠层Ti(钛)层、Al(铝)层、TiN(氮化钛)层的构造，该Ti层和TiN层分别是起阻挡层和覆盖层作用的层。
其次，如图8(b)所示，形成第1层间绝缘膜20，使其被覆栅电极100和栅绝缘层6。由于该第1层间绝缘膜20是沿着栅电极100和栅绝缘层6的凹凸形均匀形成的，所以其表面随着栅电极100和栅绝缘层6变为凹凸形状。进而，对这种第1层间绝缘膜，形成露出源区5S和漏区5D的接触孔21。
其次，如图8(c)所示，形成源/漏电极材料SD，使其覆盖第1层间绝缘膜20。这里，源/漏电极材料SD成了从第1层间绝缘膜20一侧开始顺序叠层Ti(钛)层、Al(铝)层、TiN(氮化钛)层的构造。由于该源/漏电极材料D沿着第1层间绝缘膜20的凹凸形状均匀形成，因而其表面随着第1层间绝缘膜20变为凹凸形状。
其次，如图8(d)所示，通过用光刻法把源/漏电极材料SD制成图形，形成漏电极23和源电极24。
在这种半导体器件，由于栅电极100与半导体层5之间产生电位差，使栅电极100的电场作用于沟道区5C，就会在源区5S与漏区5D之间进行开关动作。
专利文献1特开平10-20345号公报尽管，在这种半导体器件中，因为栅电极100的响应度直接地给半导体层5的开关特性造成影响，所以为了达成提高该开关特性，要求进一步降低栅电极100的电阻。
并且，在上述源/漏电极材料SD方面，因为具有Ti层与第1层间绝缘膜20表面粘附性高的性质，如果形成该Ti层的话，就存在沿着第1层间绝缘膜20凹凸形状，附着凹凸形状部分，成为制作图形(蚀刻)后的残渣物残留的这个问题。进而，因为Al和Ti有容易变为合金的性质，源/漏电极材料SD中的Al层厚度较厚的场合，Al与Ti一起作为残渣物残留在凹凸形状部分，成了发生漏电流的原因，也有降低半导体器件可靠性这一问题。
并且，如图9中表示另外栅电极剖面的那样，在蚀刻栅电极100之际，Al层上形成侧向蚀刻部100a的场合，形成第1层间绝缘膜20的挖空部20a，并在该挖空部20a残留源/漏电极材料SD的残留物SDa，也存在了发生漏电流的问题。并且，为了除去源/漏电极材料SD，延长蚀刻时间的场合，侧向蚀刻了源电极24和漏电极23，就有在该侧向蚀刻部残留其它薄膜材料的这种问题。
发明内容
本发明就是为解决上述课题而研发的，其目的在于提供一种能够减少栅电极电阻、降低源/漏电极的电容量、提高蚀刻性的薄膜半导体器件及其制造方法。
为达成上述目的，本发明采用以下办法。
即，本发明的半导体器件是，在具备在基板上的半导体膜、连接于该半导体膜的源/漏电极、和半导体膜上介以绝缘膜配置的栅电极的薄膜半导体器件中，以源/漏电极的膜厚比栅电极的膜厚还薄为特征。
在本发明中，栅电极和源/漏电极分别包括作为栅布线和源/漏布线的意思。并且，这里所指的栅电极和源/漏电极材料，采用公知的各种金属。例如，使用Mo、W、Ta、Cr、Al、Ti等是理想的。
按照本发明，通过使栅电极厚膜化，可以形成降低布线电阻的栅电极，能够改善栅电极的响应特性，直接地提高半导体层的开关特性。并且，能够实现具备半导体器件的低功耗电路。
并且，采用使源/漏电极薄膜化的办法，缩短蚀刻时间，因而会减少源/漏电极的侧向蚀刻量，形成良好的源/漏电极形状。所以，能够抑制起因于发生侧向蚀刻的残留物发生。进而，在有凹凸形状表面的层间绝缘膜上，形成薄膜化的源/漏电极材料，因而和现有技术比较起来减少凹凸形状表面上残留的残渣物和腐蚀，可以实现蚀刻特性的提高。进而，降低电容量，因而能够实现低功耗电路。
并且，本发明的半导体器件是如前所述的半导体器件，以栅电极和源/漏电极是Al系金属单层构造为特征。
按照本发明，栅电极和源/漏电极的材料是Al系金属，因而能够实现降低电阻。另外，本说明书中，所谓Al系金属是指Al含有率在构成成分中最高的金属或合金。并且，就该Al系金属来说，采用Al金属中添加数原子％Nd后的AlNd合金是理想的。因为该AlNd合金具有难以发生小丘，也难以发生和基底膜材料相互扩散的这种特性，所以有不需要覆盖金属层和阻挡金属层，简化制造工序的优点。
并且，本发明的半导体器件是，在具备基板上的半导体膜、连接该半导体膜的源/漏电极、和半导体膜上介以绝缘膜配置的栅电极的薄膜半导体器件中，以栅电极和源/漏电极分别是多层金属的叠层构造体，配置于源/漏电极最下层的第1最下层金属的膜厚比配置于栅电极最下层的第2最下层金属的膜厚还厚为特征。
按照本发明，通过使用干式蚀刻法，在形成源/漏电极的过程中，一边包围位于其上层侧的上层金属一边除去第1最下层金属。进而，因该第1最下层金属为厚膜，因而随着干式蚀刻推进，在上层金属完全除去以后除去第1最下层金属。即，可以防止残留上层金属，能实现提高蚀刻特性。并且，能够防止因上层金属残留在层间绝缘膜凹凸部引起的漏电流发生。
并且，本发明的半导体器件是如前所述的半导体器件，以栅电极比第2最下层金属在上层侧具备Al系金属，并源/漏电极比第1最下层金属在上层侧具备Al系金属为特征。
按照本发明，通过使用干式蚀刻法，一边用第1最下层金属包围一边除去Al系金属。所以，可防止残留Al系金属，能实现提高蚀刻特性。并且，能够防止因Al系金属残留在层间绝缘膜凹凸部引起的漏电流发生。
并且，本发明的半导体器件是如前所述的半导体器件，是以第1最下层金属和第2最下层金属是具有高于Al系金属熔点的高熔点金属为特征。
按照本发明，能够防止Al系金属与高熔点金属层的基底膜材料相互扩散。
并且，本发明的半导体器件是如前所述的半导体器件，栅电极和源/漏电极，分别具备在Al系金属的上层侧有高于该Al系金属熔点的高熔点金属为特征。
按照本发明，能够防止因制造工艺的热处理工序，例如，CVD(化学气相淀积生长)工序等引起Al系金属的小丘发生。
并且，本发明的半导体器件是如前所述的半导体器件，栅电极内的Al系金属的金属膜厚大于源/漏电极内的Al系金属的金属膜厚为特征。
按照本发明，采用使在栅电极的Al系金属的金属层比源/漏电极厚膜化的办法，能够形成布线电阻降低了的栅电极，可改善栅电极的响应特性，直接地提高半导体层的开关特性。并且，能够实现具备半导体器件的低功耗电路。
并且，采用使在源/漏电极的Al系金属的金属层比栅电极薄膜化的办法，可缩短源/漏电极的蚀刻时间，减少侧向蚀刻量，能以良好的形状形成源/漏电极形状。因此，可抑制因发生侧向蚀刻引起的残留物发生。进而，在有凹凸形状表面的层间绝缘膜上形成薄膜化后的Al系金属的金属层，因而和现有技术比较，减少凹凸形状表面上所残留的残渣物和腐蚀，可实现提高蚀刻特性。进而，降低电容量，因而能够实现低功耗电路。
并且，本发明的半导体器件是如前所述的半导体器件，以源/漏电极内的Al系金属的金属膜厚是第1最下层金属膜厚的1倍～10倍为特征。
按照本发明，就能适当防止Al系金属的残留，能够实现提高蚀刻特性。并且，可以防止Al系金属因层间绝缘膜凹凸部残留物引起的漏电流发生。
并且，本发明的半导体器件是如前所述的半导体器件，以高熔点金属含有Ti、W、Ta、Mo、Cr的任一种为特征。
按照本发明，可获得和前面所述的半导体器件同样的效果，同时能更好地施加防止Al系金属的小丘发生和防止相互扩散。
特别是，采用Ti的场合，因为Al和Ti有着容易进行合金化的性质，所以通过施行干式蚀刻法，一边包围Ti一边蚀刻Al。即，由于介于Ti中间比Al单独存在，能很好地进行Al的蚀刻，可减少该Al的蚀刻残余。
并且，本发明的半导体器件是如前所述的半导体器件，以高熔点金属是高纯度金属、金属氮化物、金属氧化物的任一种为特征。
按照本发明，可获得和前面所述的半导体器件同样的效果，同时能够提高与高熔点金属接触的其它材料的粘附性。
例如，采用作为Ti氮化物的TiN时，如果在与该TiN接触的材料中含有氮化物(SiN等)或氮氧化物(SiON等)，就能提高TiN与氮化物或氮氧化物的粘附性。
并且，本发明的半导体器件是如前所述的半导体器件，以高熔点金属是具备多种金属的叠层构造为特征。
按照本发明，获得和前面所述的半导体器件同样的效果。
并且，本发明的半导体器件制造方法是，在具备在基板上的半导体膜、连接于该半导体膜的源/漏电极、和半导体膜上介以绝缘膜配置的栅电极的薄膜半导体器件制造方法的方面，以形成源/漏电极的膜厚比栅电极膜厚还薄为特征。
按照本发明，由于使栅电极厚膜化，可以形成布线电阻降低了的栅电极，能够改善栅电极的响应特性，直接地提高半导体层的开关特性。并且，能够实现具备半导体器件的低功耗电路。
并且，由于使源/漏电极薄膜化，缩短了蚀刻时间，因而可减少源/漏电极的侧向蚀刻量，形成良好的源/漏电极形状。所以，能够抑制起因于发生侧向蚀刻的残留物发生。进而，使凹凸形状的层间绝缘膜上所形成的源/漏电极材料薄膜化，因而减少从来残留在该凹凸部的残渣物和腐蚀，可实现蚀刻特性的提高。进而，降低电容量，因而能够实现低功耗电路。
本发明的半导体器件的制造方法是，具备在基板上的半导体膜、连接于该半导体膜的源/漏电极、和半导体膜上介以绝缘膜配置的栅电极的薄膜半导体器件制造方法的方面，以栅电极和源/漏电极分别为多种金属的叠层构造体，形成配置于源/漏电极最下层的第1最下层金属的膜厚比配置于栅电极最下层的第2最下层金属的膜厚还厚为特征。
按照本发明，通过使用干式蚀刻法，在形成源/漏电极的过程中，一边包围位于其上层侧的上层金属一边除去第1最下层金属。进而，由于该第1最下层金属厚膜化，因而随着干式蚀刻推进，在上层金属完全除去以后除去第1最下层金属。即，可防止上层金属的残留，能实现提高蚀刻特性。并且，能够防止因上层金属残留在层间绝缘膜凹凸部引起的漏电流发生。
图1表示本发明薄膜半导体器件制造方法的工序剖面图。
图2表示本发明薄膜半导体器件制造方法的工序剖面图。
图3表示本发明薄膜半导体器件制造方法的工序剖面图。
图4表示本发明薄膜半导体器件制造方法的工序剖面图。
图5用于说明本发明薄膜半导体器件里重要部分的膜厚关系图。
图6是同实施例的液晶装置平面图。
图7是沿图6的H-H’线剖面图。
图8表示现有技术薄膜半导体器件制造方法的工序剖面图。
图9用于说明现有技术的平面图。
具体实施例方式
下面，参照图1～图7说明本发明的一个实施例。
本实施例中，说明构成有源矩阵式液晶装置的TFT阵列基板作为本发明的薄膜半导体器件例。并且，举出低温多晶硅TFT的例子，作为一种TFT制造工艺。
从图1到图4，是按顺序表示本实施例的薄膜半导体器件制造方法的工序剖面图。图5是用于说明薄膜半导体器件里重要部分的膜厚关系说明图。图6是TFT基板上形成了各构成要素，同时从对向基板一侧观察该基板的平面图。图7是沿图6的H-H’线剖面图。
另外，在图1～图7的各图中，为了把各层和各构件画成附图上可识别程度的大小，对各个层和各个部件予以不同比例。特别是，图4中所示的栅电极、源电极、和漏电极的膜厚，或构成各电极的层膜厚度，有不同比例。
并且，本实施例的栅电极和源/漏电极，含有分别作为栅布线和源/漏布线的意思。
本实施例的液晶装置中，如图6和图7所示，在TFT阵列基板1000上，沿着其边缘设置密封材料52，在其内侧并行设置作为框缘规定图象显示区外围的遮光膜53。在密封材料52的外侧区，沿TFT阵列基板1000的一边设置驱动数据线(图未示出)的数据线驱动电路201和外部电路连接端子202，以规定定时把图象信号供给数据线(图未示出)；沿和该一边邻接的2边设置驱动扫描线(图未示出)的扫描线驱动电路104，以规定定时把扫描信号供给扫描线(图未示出)。供给扫描线(图未示出)的扫描信号延迟如果没有问题，当然扫描线驱动电路104只有单侧也行。并且，沿着图象显示区10a边缘两侧都排列数据线驱动电路201也行。进而在TFT阵列基板1000C的其余一边，设置用于连接设于图象显示区两侧的扫描线驱动电路104间的多条布线105。
并且，对向基板2000是上述第1实施例中说过的对向基板，在对向基板2000的角部至少一个地方设置导通材料106，用于TFT阵列基板1000和对向基板2000之间实现电导通。而且，如图6所示，借助于该密封材料52，将和图7所示的密封材料52有大体相同轮廓的对向基板2000固定在TFT阵列基板1000上。
接着，说明本实施例的TFT阵列基板制造方法。
在图1和图2中，不但图象显示区内的像素开关用TFT(N沟道TFT)和存储电容器的制造工序，而且与该制造工序同时并行形成的外围区(上述数据线驱动电路201、扫描驱动电路104等的形成区)内使用的TFT(互补型N沟道TFT和P沟道TFT)的制造工序也是一并说明的。
如图1(a)所示，在玻璃等透明基板1上边形成绝缘层2，其上成膜非晶硅层(半导体膜)3。然后，采用对非晶硅层3实施激光退火处理等加热处理的办法，使非晶硅层3再结晶，并转换为膜厚50nm的多晶硅层(半导体膜)4。该第1工序，包括图象显示区、外围区在内是同样的。
其次，如图1(b)所示，使用众所周知的光刻技术和干式蚀刻技术把多晶硅层4制成图形，成为岛状的半导体层5，其上用CVD法等形成栅绝缘层6。栅绝缘层6的膜厚，例如为100～150nm。该第2工序，包括图象显示区、外围区在内是同样的。
其次，如图1(c)所示，使用众所周知的光刻技术，形成图象显示区内，应成为N沟道TFT与存储电容器的连接部和存储电容器的下部电极区域开口的光刻胶图形7。这时，外围区全面被覆光刻胶图形7。而后，通过栅绝缘层6，例如把PH3/H2离子等N型杂质离子注入应成为上述连接部和下部电极地点的半导体层5。这时的离子注入条件，例如31P的剂量为约3×1014～5×1014/cm2，一般认为需要加速能量约80keV。通过该第3工序，形成上述连接部8和存储电容器的下部电极9。
接着，剥离光刻胶图形7以后，如图2(a)所示，形成应成为N沟道TFT的高浓度源/漏区的区域开口后的光刻胶图形10。这时，应成为N沟道TFT的沟道区和低浓度源/漏区的区域、应成为P沟道TFT的区域、形成上述连接部和存储电容器的下部电极的区域都被覆以光刻胶图形10。而后，通过栅绝缘层6，例如把PH3/H2离子等N型杂质离子注入应成为N沟道TFT的高浓度源/漏区地点的半导体层5。这时的离子注入条件，例如31P的剂量为约1×1015～5×1015/cm2，一般认为需要加速能量约80keV。通过该第4工序，形成N沟道TFT的高浓度源区5a和高浓度漏区5b。
除去光刻胶图形10以后，如图2(b)所示，连续地成膜Ti膜(高熔点金属、第2最下层金属)103、Al膜(Al系金属、金属层)102、和TiN膜(高熔点金属、金属氮化物)101。在这里，设定长成膜时间进行成膜，所得Al膜102的膜厚比源电极24的Al膜(后述)膜厚还增加。并且，按照施行该工序，将Al膜102的膜厚设为400nm。并且，形成Ti膜103的膜厚比形成后述的源/漏电极材料SD的最下层金属Ti膜(后述)还要薄。
进而，在TiN膜101上边形成光刻胶图形(图未示出)，以该光刻胶图形为掩模，用干式蚀刻法形成N沟道TFT用栅电极13及14、P沟道TFT用栅电极15、和存储电容器的上部电极16。通过以上的第5工序，各自形成由TiN膜101/Al膜102/Ti膜103的叠层膜构成的N沟道TFT用栅电极13及14、P沟道TFT用栅电极15、和存储电容器的上部电极16。而后，除去光刻胶图形。
其次，如图2(c)所示，不用光刻胶图形，对整个基板以低浓度注入如PH3/H2离子等N型杂质离子。这时的离子注入条件，例如31P的剂量为约1×1013～3×1013/cm2，一般认为需要加速能量约80keV。通过该第6工序，形成N沟道TFT的低浓度源区5c和低浓度漏区5d。这时，因为仅以栅电极为掩模进行离子注入，所以在P沟道TFT侧也要注入N型杂质离子，然而对于低浓度，就毫无麻烦。
其次，如图2(d)所示，在P沟道TFT形成区进行开口，形成覆盖N沟道TFT和存储电容器形成区的光刻胶图形18。而且，以光刻胶图形18为掩模，注入例如B2H6/H2离子等的P型杂质。这时的离子注入条件，例如11B的剂量为5×1014/cm2以上，一般认为需要加速能量约25～30keV。通过该第7工序，形成P沟道TFT的源区5j和漏区5k。而且，离子注入结束后，剥离光刻胶图形18。
下面接着的工序，参照图3和图4进行说明。图3和图4是图2(d)的重要部分B的放大图。并且，在下面说明中说明有关栅电极14的附近构造，同时关于栅电极13、15因与栅电极14同样，所以省略说明。
如图3(a)所示，形成第1层间绝缘膜20。由于该第1层间绝缘膜20是沿栅电极14和栅绝缘层6的凹凸形状同样形成，因而其表面随着栅电极14和栅绝缘层6成为凹凸形状。
在成膜该第1层间绝缘膜20的工序，虽然对栅电极14给予热负荷，但是在栅电极14的最上部形成高熔点金属的TiN膜101，并施加耐热性，因而抑制了在Al膜102的小丘发生。并且，第1层间绝缘膜20中含有氮化物(SiN等)或氮氧化物(SiON等)的场合，提高TiN与氮化物或氮氧化物的粘附性，获得良好的绝缘性。
其次，如图3(b)所示，分别形成贯通第1层间绝缘膜20和栅绝缘层6到达高浓度源区5a和高浓度漏区5b的接触孔21。这里，接触孔21按最佳口径尺寸形成，使得后工序中成膜源/漏电极材料SD时的Al膜厚度比栅电极14的Al膜102要薄。
其次，如图4(a)所示，在第1层间绝缘膜20上边形成源/漏电极材料SD，以便埋设接触孔21。该源/漏电极材料SD是从下层一侧开始连续地叠层成膜Ti膜(高熔点金属、第1最下层金属)SD3、Al膜(Al系金属、金属层)SD2、和TiN膜(高熔点金属、金属氮化物)SD1而成。在该源/漏电极材料SD方面，Al膜SD2的膜厚为栅电极14中Al膜102的大约一半膜厚。并且，设定Ti膜SD3的膜厚大于栅电极14中Ti膜103的膜厚。
其次，如图4(b)所示，采用使用众所周知的光刻技术和干式蚀刻技术制作图形的办法，形成源电极24和漏电极23。
这里，Al膜SD2的膜厚和栅电极14的Al膜102比较是薄的，因而缩短对该Al膜SD2的蚀刻时间，同时减少对Al膜SD2的侧向蚀刻量。并且，Al和Ti具有互相容易合金化的性质，因而在该蚀刻工艺中，将Al与Ti一起从第1层间绝缘膜20表面蚀刻去。并且，由于将Ti膜SD3加厚，所以在Al膜SD2完全除去以后才除去Ti膜SD3。因此，第1层间绝缘膜20上即使其表面是残渣物容易残留的凹凸形状，也能抑制Al膜SD2的蚀刻残余或发生腐蚀。
进而，形成第2层间绝缘膜26，而后，贯通第2层间绝缘膜26，形成到达漏电极23的接触孔27。接着，全面形成铟锡氧化物(Indium Tin OxideITO)等透明导电膜以后，通过使用光刻技术制作图形的办法，介以漏电极23形成连接N沟道TFT高浓度漏区5b的像素电极28。通过上面工序，完成TFT阵列基板。
在成膜上述第2层间绝缘膜26的工序中，虽然对源电极24和漏电极23造成热负荷，但是由于在源/漏电极材料SD的最上部形成高熔点金属TiN膜SD1，因而抑制Al膜SD2上发生小丘。并且，在第2层间绝缘膜26含有氮化物(SiN等)或氮氧化物(SiON等)的场合，TiN与氮化物或氮氧化物的粘附性提高，获得良好的绝缘性。
接着，参照图5，说明有关栅电极14和源/漏电极24、23，构成各电极层膜的膜厚关系。
图5中，代表性说明栅电极14和源电极24。假设构成栅电极13、15和上部电极16的各个层膜的膜厚关系是和栅电极13相同的，并且，假设构成漏电极23的层膜的膜厚关系是和源电极24相同。
并且，在图5(a)和图5(b)，为了进行本实施例的说明，对于构成各电极14、24的各层膜，使膜厚的比例不同。
图5(a)表示栅电极14的构造，并表示叠层Ti膜103、Al膜102、TiN膜101的构造。并且，图5(b)表示源电极24的构造，并表示叠层Ti膜SD3、Al膜SD2、和TiN膜SD1的构造。
如这些图5(a)和图5(b)所示，构成栅电极14的各层膜的合计膜厚14a大于构成源电极24的各层膜的合计膜厚24a。
并且，位于源电极24的最下层Ti膜SD3的膜厚SD3a大于位于栅电极14的最下层Ti膜103的膜厚103a，膜厚103a约为膜厚SD3a的10％～80％厚度。
并且，在栅电极14中Al膜102的膜厚102a，比在源电极24中Al膜SD2的膜厚SD2a增大了。并且，膜厚102a是膜厚SD2a的厚度大约4倍以下是理想的。
并且，在图5(b)所示的源电极24，Al膜SD2的膜厚SD2a，相对于Ti膜SD3的膜厚SD3a为1倍～10倍厚度是理想的。
另外，在图5(a)和图5(b)，位于栅电极14和源电极24的最上层的TiN膜101和TiN膜SD1，相对于Ti膜SD3的膜厚SD3a为大约0.1倍～10倍厚度是理想的。
虽然以后的工序省去图解表示，可是假定用于液晶装置的TFT阵列基板的场合，在包括像素电极28上的基板全面形成，例如由施加摩擦处理的聚酰亚胺等构成的取向膜。另一方面，在对向基板侧形成共用电极、取向膜等。而且，通过粘合这两TFT阵列基板和对向基板，并在两基板间封入液晶，完成本实施例的液晶装置。
如上述那样，栅电极14是比源电极24和漏电极23还要厚的膜，因而能够降低布线电阻，改善栅电极14的响应性，可直接提高半导体层5的开关特性。并且，能够实现具备半导体器件的低功耗电路。
并且，由于栅电极14中Al膜102的膜厚102a大于源电极24和漏电极23中Al膜SD2的膜厚SD2a，因而可以形成降低了布线电阻的栅电极14，并取得上述同样的效果。
并且，源/漏电极24、23是比栅电极14还要薄的膜，因而缩短了蚀刻时间，而且减少对源电极24、漏电极23的侧向蚀刻量，能够形成良好的源电极形状。因此，能够抑制因发生侧向蚀刻引起的残留物发生。进而，由于在有凹凸形状表面的第1层间绝缘膜20上边，形成薄膜化的源/漏电极材料SD，和现有技术比较，减少了凹凸形状表面上残留的残渣物或腐蚀，能实现蚀刻特性的提高。进而，降低电容量，因而能实现低功耗电路。
并且，在源/漏电极24、23中，Ti膜SD3比Al膜SD2为厚膜，因而可以防止第1层间绝缘膜20上的Al膜SD2留下来，和现有技术比较减少了凹凸形状表面上残留的残渣物或腐蚀，能实现蚀刻特性的提高。因此，随着防止第1层间绝缘膜20上的Al膜SD2残留，就能防止发生漏电流。
并且，Ti和Al具有容易合金化的性质，因而和只蚀刻Al的情况比较，可在剩余Ti的状态下进行蚀刻，会促进Al的除去。
并且，在源/漏电极24、23中，Al膜SD2的膜厚SD2a为Ti膜SD3的膜厚SD3a的1倍～10倍，因而可以适当防止残留Al膜SD2，能实现蚀刻特性的提高。并且，能够防止因Al膜SD2残留在第1层间绝缘膜20的凹凸部引起的漏电流发生。
并且，在栅电极14和源/漏电极24、23中，分别在Al膜102、Al膜SD2的上层和下层形成高熔点金属Ti，因而能防止因制造工艺的热处理工序引起的小丘发生，可以防止栅绝缘膜6、第1层间绝缘膜20、和第2层间绝缘膜26、Al膜102和Al膜SD2的相互扩散。
并且，即使高熔点金属中采用TiN(金属氮化物)作为TiN膜101、TiN膜SD1，对接触TiN膜101、SD1的氮化物(SiN等)或氮氧化物(SiON等)也能提高粘附性。
另外，本发明的技术范围不是限定于上述实施例，可在不脱离本发明宗旨的范围内施加各种变形。
例如，本实施例中，作为栅电极14、漏电极23和源电极24的材料，虽然采用以高熔点金属夹持Al系金属中间层的叠层构造，但是不仅叠层构造而且Al合金(Al系金属)的单层构造也可以。这种场合，可以采用Al添加Nd的AlNd膜等。该AlNd膜具有难以发生小丘，和基底膜材料相互扩散也难以产生的特性，所以不需要覆盖金属层和阻挡金属层，有可简化制造工序的这一优点。并且，就除Al系金属外的材料来说，采用公知的各种金属，例如，Mo、W、Ta、Cr、Ti等是理想的。
并且，作为高熔点金属，除Ti外，采用W、Ta、Mo、Cr也可以。进而，采用高熔点金属的氮化物或氧化物也可以，形成有该高熔点金属膜的叠层构造也行。
并且，构成上述有源矩阵型液晶装置的TFT阵列基板，虽然成了具备所谓顶栅型TFT的结构，但是作成具备底栅型TFT的结构也行。
并且，虽然本实施例中，示出本发明叠层膜应用在栅电极的例子，但是也可以应用在栅电极以外的导电膜图形或布线。并且，将本发明应用在除液晶装置中使用以外的其它用途有源矩阵基板也行，进而，当然也可以将本发明应用于有源矩阵基板以外的其它薄膜半导体器件。
权利要求
1.一种薄膜半导体器件，具备在基板上的半导体膜，连接于该半导体膜的源/漏电极，和在所述半导体膜上介以绝缘膜配置的栅电极，其特征是所述源/漏电极的膜厚比所述栅电极的膜厚薄。
2.如权利要求1所述的薄膜半导体器件，其特征是所述栅电极和所述源/漏电极是Al系金属的单层构造。
3.一种薄膜半导体器件，具备在基板上的半导体膜，连接于该半导体膜的源/漏电极，和在所述半导体膜上介以绝缘膜配置的栅电极，其特征是所述栅电极和所述源/漏电极分别是多层金属的叠层构造体，配置于所述源/漏电极最下层的第1最下层金属的膜厚，比配置于所述栅电极最下层的第2最下层金属的膜厚还厚。
4.如权利要求3所述的薄膜半导体器件，其特征是所述栅电极在与所述第2最下层金属相比的上层侧具备Al系金属，所述源/漏电极在与所述第1最下层金属相比的上层侧具备Al系金属。
5.如权利要求3或权利要求4所述的薄膜半导体器件，其特征是所述第1最下层金属和所述第2最下层金属是具有高于Al系金属熔点的高熔点金属。
6.如权利要求3或4所述的薄膜半导体器件，其特征是所述栅电极和所述源/漏电极，在所述Al系金属的上层侧分别具备有高于该Al系金属熔点的高熔点金属。
7.如权利要求3或4所述的薄膜半导体器件，其特征是所述栅电极内的所述Al系金属的金属层膜厚大于所述源/漏电极内的所述Al系金属的金属层膜厚。
8.如权利要求3或4所述的薄膜半导体器件，其特征是所述源/漏电极内的所述Al系金属的金属层膜厚是所述第1最下层金属膜厚的1倍～10倍。
9.如权利要求3或4所述的薄膜半导体器件，其特征是所述高熔点金属含有Ti、W、Ta、Mo、Cr中的任一种。
10.如权利要求3或4所述的薄膜半导体器件，其特征是所述高熔点金属是高纯度金属、金属氮化物、金属氧化物中的任一种。
11.如权利要求3或4所述的薄膜半导体器件，其特征是所述高熔点金属是具备多种金属的叠层构造。
12.一种薄膜半导体器件制造方法，所述薄膜半导体器件具备在基板上的半导体膜、连接于该半导体膜的源/漏电极、和在所述半导体膜上介以绝缘膜配置的栅电极，其特征是形成所述源/漏电极的膜厚比所述栅电极的膜厚薄。
13.一种薄膜半导体器件制造方法，所述薄膜半导体器件具备在基板上的半导体膜、连接于该半导体膜的源/漏电极、和在所述半导体膜上介以绝缘膜配置的栅电极，其特征是所述栅电极和所述源/漏电极，分别是多层金属的叠层构造体，形成配置于所述源/漏电极最下层的第1最下层金属的膜厚，比配置于所述栅电极最下层的第2最下层金属的膜厚还厚。
全文摘要
本发明提供一种能够降低栅电极电阻、减少源电极电容容量、提高蚀刻性的薄膜半导体器件及其制造方法。在基板1上具备半导体膜5、连接于该半导体膜5的源/漏电极24、23、和所述半导体膜5上介以绝缘膜6配置的栅电极14的薄膜半导体器件中，以所述源/漏电极24、23的膜厚比所述栅电极14的膜厚还薄为特征。
文档编号H01L27/092GK1577434SQ200410070860
公开日2005年2月9日 申请日期2004年7月23日 优先权日2003年7月23日
发明者鬼冢达也 申请人:精工爱普生株式会社