半导体装置的制造方法、半导体装置、电路基板、电子设备的制作方法

专利名称：半导体装置的制造方法、半导体装置、电路基板、电子设备的制作方法
技术领域：
本发明涉及一种半导体装置的制造方法、半导体装置、电路基板、电子设备。
背景技术：
现在，携带式电话、笔记本型电脑、PDA(Personal Data assistance)等具有携带性的电子设备、传感器、微型机、及打印机打印头等设备，为了实现小型化和轻量化，试图进行设在内部的半导体芯片等各种电子部件的小型化。此外，这些电子部件的组装空间也被严格限制。
为此，近年来，广泛进行采用W-CSP(Water level Chip Scale Package)技术，制造超小型的半导体芯片的研究和开发。采用W-CSP技术，在晶片上汇总进行再配置布线(再布线)及树脂密封后，由于各半导体芯片间分离，所以能够制造面积与芯片面积同等程度的半导体装置。
此外，为了进一步高集成化，还提出了通过叠层具有相同功能的各半导体芯片或具有不同功能的半导体芯片，进行各半导体芯片间的电连接，谋求半导体芯片的高密度组装的三维组装技术。另外，关于以往的三维组装技术的详细情况，例如，可参照特开2000-91496号公报及特开2000-277689号公报。
可是，在以往的三维组装技术中，为了进行叠层的芯片间的导通，在各芯片上，设有在厚度方向贯通该芯片的连接端子。此外，在进行具有不同的端子排列的芯片间的导通的情况下，在芯片的表面上形成再配置布线，在该再配置布线和叠层在上部的芯片的连接端子之间进行导通。
但是，连接端子的形成工序，其本身是复杂的工序，如果在其中再增加形成再配置布线的工序，在芯片的制造中，需要相当多的能量和时间。

发明内容
本发明是针对上述问题而提出的，目的是提供一种能够容易制造高性能的三维组装型的半导体装置的制造方法及其半导体装置，以及具有该半导体装置的电路基板、电子设备。
为解决上述问题，本发明的半导体装置的制造方法，是具有从形成电子电路的基板的有源面侧向该基板的背面侧贯通的连接端子的、在上述有源面上设置与上述连接端子电连接的导电图形的半导体装置的制造方法，包括在上述基板的有源面侧形成用于埋入上述连接端子的孔部的工序、在上述孔部及与该孔部相连的有源面上的位置上汇总形成成为上述连接端子及上述导电图形的导电膜的工序、通过研磨上述导电膜的表面进行平整化的工序、减小上述基板的厚度使上述连接端子的一部分在上述基板背面侧露出的工序(例如，刻蚀上述基板的背面，使上述连接端子的一部分露出的工序、研磨上述连接端子的背面的工序)。
本发明，是以利用镀膜法等方法，汇总形成成为贯通电极的连接端子和与之电连接的再配置布线等的方式而成的。因此，如果采用本发明，能够简化制造工艺。
此外，在本方法中，由于在形成成为连接端子及导电图形的导电膜后，研磨该导电膜，使膜厚度均匀化，因此能够稳定生产具有所要求的电特性的半导体装置。即，如果通过同一成膜工序进行孔部的埋入和导电图形的形成，图形的膜厚度根据该孔部的深度或孔径等变化，因此得不到均匀的电特性。特别是在三维组装技术中，与通常的半导体组装技术相比，由于孔径等的尺寸相差1位数以上，所以电特性的偏差也随之增大。此外，当在孔径高达到几十μm的孔部的内侧，镀膜形成导电膜的情况下，由于导电图形也随之形成几十μm的膜厚度，因此如果多层叠层具有如此厚膜的导电图形的芯片(半导体装置)，芯片间的间隔变窄，难于在芯片间充填密封用的树脂。对此，采用本方法，由于能够利用研磨控制导电图形的膜厚度，所以电特性不会产生偏差。
此外，通过在不损失导电性的范围内，充分减薄导电图形的膜厚度，芯片间的间隔扩大，密封用的树脂容易流入。
另外，在本方法中，导电图形不局限于再配置布线，也可以是感应体这样的具有规定功能的图形。在本方法中，能够与连接端子汇总形成如此的功能性图形。此外，上述导电膜的研磨工序，能够采用湿刻蚀、化学的机械研磨(CMP)、机械研磨等多种方法进行。
此外，在本方法中，还能够设置在上述再配置布线的顶端部形成垫片的工序。此时，优选以比配置该凸缘的上述再配置布线的布线宽度宽的方式，形成上述凸缘的外径。这样，在三维组装多个半导体装置(芯片)的时候，芯片间的连接变得容易。
此外，本发明的半导体装置的制造方法，其特征在于，包括采用由上述方法制造的多个半导体装置，通过其连接端子叠层各半导体装置的工序。
由此，能够稳定生产具有所要求的电特性的三维组装型的半导体装置。
此外，本发明的半导体装置，其特征在于，利用上述方法制造。此外，本发明的电路基板或电子设备，其特征在于，具有上述的半导体装置。由此，能够制造电特性稳定的器件。


图1A～图1D是说明本发明的半导体装置的制造方法的工序图。
图2A～图2D是与图1A～图1D相接的工序图。
图3A～图3E是与连接图2A～图2D相接的工序图。
图4是表示三维组装有用本方法制造的半导体装置的状态的剖面图。
图5A～图5C是在本发明的半导体装置的制造方法中，说明连接端子的形成工序的工序图。
图6A及图6B是与图5A～图5C相接的工序图。
图7A及图7B是与图6A及图6B相接的工序图。
图8A及图8B是与图7A及图7B相接的工序图。
图9是表示形成有再配置布线的基板的平面结构的模式图。
图10是表示三维组装型的半导体装置的概略构成例的剖面图。
图11是表示一例具有本发明的半导体装置的器件的立体图。
图12是表示一例本发明的电子设备的立体图。
具体实施例方式
以下，参照

本发明的半导体装置的制造方法。
图1A～图3E是说明本方法的整体流程的工序图，图5A～图10是详细表示其电极的形成方法的工序图。
图1A，是表示应用本方法的基板的一部分的概略剖面图。成为处理对象的基板10，例如是Si(硅)，在其有源面10a上，形成由晶体管、存储元件、其它电子元件以及电布线及电极焊盘16等构成的电子电路。另外，在基板10的背面10b上，不形成这些电子电路。基板10的厚度，例如为500μm左右。
下面，详细说明基板10的有源面10a侧的构成。
图5A，是详细表示基板10的有源面10a侧的一部分的剖面图。如图5A所示，在基板10上依次形成由基板10的基本材料Si的氧化膜(SiO2)构成的绝缘膜12及由硼磷硅酸玻璃(BPSG)构成的层间绝缘膜14。
此外，在层间绝缘膜14上的一部分上，形成在未图示的地方与形成在基板10的有源面10a上的电子电路电连接的电极垫片16。该电极垫片16，通过依次叠层由Ti(钛)构成的第1层16a、由TiN(氮化钛)构成的第二层16b、由AlCu(铝/铜)构成的第3层16c及由TiN构成的第4层(顶层)16d。另外，要注意，不在电极垫片16的下方形成电子电路。
电极垫片16，例如通过在层间绝缘膜14上的全面上，溅射形成由第1层16a～第4层16d构成的叠层结构，采用抗蚀剂等图形加工成规定的形状(例如，圆形形状)而形成。另外，在本实施方式中，举例说明利用上述叠层结构形成电极垫片16时的情况，但也可以只用Al形成电极垫片16。此外，电极垫片16，优选采用电阻低的铜形成。此外，电极垫片16，不局限于上述的构成，也可以根据所要求的电特性、物理特性及化学特性适宜变更。
此外，以在上述层间绝缘膜14上覆盖电极垫片16的一部分的方式，形成钝化膜18。该钝化膜18，优选是利用SiO2(氧化硅)、SiN(氮化硅)、聚酰亚胺树脂等形成的、或在SiN上叠层SiO2的构成或其相反的构成。此外，钝化膜18的膜厚度，优选在2μm以上、6μm以下的范围。
将钝化膜18的膜厚度设定在2μm以上，是因确保上述选择比所需要。此外，将钝化膜18的膜厚度设定在6μm以下，是因为在电连接在后述的工序中在电极垫片16上形成的连接端子(参照图8B)和电极垫片16的时候，需要刻蚀电极垫片16上的钝化膜18，如果膜厚度过厚，存在降低制造工序的效率的顾虑。
对于以上构成的基板10，首先如图1B所示，进行在基板10的有源面10a上形成孔部H3的工序。图1B，是表示在基板10上形成孔部H3的状态的剖面图。该孔部H3，是为以在基板10内埋入其一部分的形状，形成作为在基板10的有源面10a侧形成的、成为电子电路的外部端子的连接部的连接端子24而成的孔部。该孔部H3，以贯通电极垫片16的方式形成在图4A所示的电极垫片16的位置上。此处，参照图5A～图7B，详细说明形成孔部H3的工序。
首先，利用旋涂法、浸渍法、喷涂法等方法，在钝化膜18上全面涂布抗蚀剂(图示省略)。另外，该抗蚀剂是用于对覆盖电极垫片16上的钝化膜18开口的抗蚀剂，可以是光致抗蚀剂、电子束抗蚀剂、X射线抗蚀剂中的任何一种，也可以是正型或负型中的任何一种。
如果在钝化膜18上涂布抗蚀剂，在进行了预烘后，采用形成有规定图形的掩模，进行曝光处理及显影处理，将抗蚀剂图形加工成规定形状。另外，抗蚀剂的形状，可根据电极垫片16的开口形状及形成在基板10上的孔的断面形状设定。如果抗蚀剂的图形加工结束，在进行了后烘后，如图5B所示，通过刻蚀覆盖电极垫片16的钝化膜18的一部分，形成开口部H1。图5B是表示对钝化膜18开口，形成开口部H1的状态的剖面图。
另外，优选在钝化膜18的刻蚀中采用干刻蚀。干刻蚀，也可以是反应性离子刻蚀(RIEReactive Ion Etching)。此外，作为钝化膜18的刻蚀，也可以采用湿刻蚀。形成在钝化膜18上的开口部H1的断面形状，可以根据在后述的工序中形成的电极垫片16的开口形状及形成在基板10上的孔的断面形状设定，其直径，可按与形成在电极垫片16上的开口的口径及形成在基板10上的孔的孔径同等的程度，例如设定为50μm左右。
如果以上的工序结束，以形成有开口部H1的钝化膜18上的抗蚀剂作为掩模，采用干刻蚀对电极垫片16开口。图5C是表示对电极垫片16开口，形成开口部H2的状态的剖面图。另外，在图5A～图5C的图中，抗蚀剂省略。如图5C所示，形成在钝化膜18上的开口部H1的口径和形成在电极垫片16上的开口部H2的口径为同等程度。另外，作为干刻蚀，能够采用RIE。
另外，以在以上工序中使用的抗蚀剂作为掩模，然后刻蚀层间绝缘膜14及绝缘膜12，如图6A所示，使基板10露出。图6A是表示，刻蚀层间绝缘膜14及绝缘膜12，使基板10的一部分露出的状态的剖面图。其后，利用剥离液或灰化等，剥离作为开口掩模使用的形成在钝化膜18上的抗蚀剂。
另外，在上述工艺中，采用同一抗蚀剂掩模，反复刻蚀，但在各刻蚀工序结束后，当然也可以重新图形加工抗蚀剂。此外，在对形成在电极垫片16上的开口部H2开口后，剥离抗蚀剂，将电极垫片16的最表面上的TiN作为掩模，刻蚀层间绝缘膜14及绝缘膜12，如图6A所示，也能够使基板10露出。如果再附加，考虑到各刻蚀时的选择比，需要使抗蚀剂厚膜化。
如果以上的工序结束，以钝化膜18作为掩模，通过干刻蚀，如图6B所示，对基板10进行穿孔。另外，此处，作为干刻蚀，除RIE外，也能够采用ICP(Inductively Coupled Plasma)。图6B是表示，对基板10穿孔，形成孔部H3的状态的剖面图。
如图6B所示，由于以钝化膜18作为掩模，穿孔基板10，所以形成在基板10上的孔部H3的孔径，达到与形成在钝化膜18上的开口部H1的口径同等的程度。其结果，形成在钝化膜18上的开口部H1的口径、形成在电极垫片16上的开口部H2的口径及形成在基板10上的孔部H3的孔径，大致相同。另外，孔部H3的深度，可根据最终形成的半导体芯片的厚度适宜设定。
此外，如图6B所示，如果在基板10上形成孔部H3，能利用干刻蚀，刻蚀钝化膜18的一部分，使其膜厚度变薄。此处，如果在形成孔部H3的时候，通过刻蚀去除钝化膜18，形成电极垫片16或层间绝缘膜14露出的状态，不利于进行后续工序，或者，确保作为半导体装置的可靠性。因此，在图5A所示的状态下，将钝化膜18的膜厚度设定在2μm以上。
如果以上的工序结束，然后，在钝化膜18上及孔部H3的内壁以及底面上，形成绝缘膜20。图7A是表示在电极垫片16的上方及孔部H3的内壁以及底面上，形成绝缘膜20的状态的剖面图。该绝缘膜20，是为防止电流漏泄的发生、氧及水分等浸蚀基板10等而设置的，能够采用利用PECVD(Plasma Enhanced Chemical Vapor Deposition)形成的原硅酸四乙酯(TetraEthyl Ortho SilicateSi(OC2H5)4以下，称为TEOS)即PE-TEOS，及采用臭氧CVD形成的TEOS即O3-TEOS，或采用CVD形成的氧化硅。另外，绝缘膜20的厚度，例如是1μm。
接着，利用旋涂法、浸渍法、喷涂法等方法，在钝化膜18上全面涂布抗蚀剂(图示省略)。或者，也可以采用干膜抗蚀剂。另外，该抗蚀剂用于对电极垫片16的一部分的上方开口，可以是光致抗蚀剂、电子束抗蚀剂、X射线抗蚀剂中的任何一种，也可以是阳极型或阴极型中的任何一种。
如果在钝化膜18上涂布抗蚀剂，在进行了预烘后，采用形成有规定图形的掩模，进行曝光处理及显影处理，以只在电极垫片16的上方以外的部分以及孔部H3及其周边部上残留抗蚀剂的形状，例如以孔部H3为中心的圆环形状，图形加工抗蚀剂。如果抗蚀剂的图形加工结束，在进行了后烘后，通过刻蚀，刻蚀去除覆盖电极垫片16的一部分的绝缘膜20及钝化膜18，对电极垫片16的一部分开口。另外，在刻蚀中，优选采用干刻蚀。干刻蚀，也可以是反应性离子刻蚀(RIEReactive Ion Etching)。此外，作为刻蚀，也可以采用湿刻蚀。另外，此时，也一并去除构成电极垫片16的第4层16d。
图7B，是表示去除覆盖电极垫片16的绝缘膜20及钝化膜18的一部分后的状态的剖面图。如图7B所示，形成电极垫片16的上方成为开口部H4，露出电极垫片16的一部分的状态。通过该开口部H4，能够连接在后续工序中形成的连接端子(电极部)24和电极垫片16。因此，开口部H4只要形成在形成有孔部H3的部位以外的部位上就可以。此外，也可以相邻形成。
在本实施方式中，举例了在电极垫片16的大致中央部形成孔部H3(开口部H1)时的情况。因此，为围住该孔部H3，即在通过增大电极垫片16的露出面积，减小与电极垫片16和后面形成的连接端子的连接电阻时，优选形成开口部H4。此外，孔部H3的形成位置，也可以是电极垫片的大致中央，也可以形成多个孔。另外，如果通过去除覆盖电极垫片16的绝缘膜20及钝化膜18的一部分，露出电极垫片16的一部分，则在去除时，利用剥离液剥离所用的抗蚀剂。
经过以上说明的工序，形成图1B所示的孔部H3及图1C所示的绝缘膜20。如果如此在基板10上形成孔部H3及绝缘膜20，如图1D所示，进行在基板10上形成衬底膜22的工序。图8A，是表示在孔部H3内形成衬底膜22的状态的剖面图。此处，由于衬底膜22形成在基板10的上面的整面上，因此在电极垫片16的露出部及孔部H3的内壁以及底部，都形成衬底膜22。此处，衬底膜22，由阻挡层及籽晶层构成。首先，在形成阻挡层后，通过在阻挡层上形成籽晶层，成膜衬底膜22。阻挡层，例如由TiW形成，籽晶层由Cu形成。这些层，能够采用例如IMP(离子金属等离子体)法、或真空蒸镀、溅射、离子镀等PVD(Physical Vapor Deposition)法形成。
图8A，是表示在孔部H3内形成衬底膜22的状态的剖面图。如图8A所示，衬底膜22，全面覆盖电极垫片16和绝缘膜22的段差ST，连续形成在电极垫片16上和绝缘膜20(包括孔部H3的内部)上。此外，构成衬底膜22的阻挡层的膜厚度，例如在100nm左右，籽晶层的膜厚度，例如在几百nm左右。如此，在本实施方式中，由于在形成后述的连接端子24和再配置布线42时所需要的衬底膜22，用一道工序形成在基板10上，所以能够简化制造工艺。
如果衬底膜22的形成结束，如图2A所示，在基板10的有源面10a上涂布镀膜抗蚀剂，以只有形成连接端子24及再配置布线42的部分开口的状态图形加工，形成镀膜抗蚀剂图形R1。然后，进行电解镀铜，如图2B所示，在基板10的孔部H3及再配置布线42的形成位置上，镀膜形成Cu(铜)等的导电膜M。此时，由于孔部H3的孔径达到几十μm，所以要在孔内完全充填导电膜M，形成在再配置布线区域的导电膜M也随其形成厚的膜。因此，不足以得到膜表面的平整性，在将其直接作为再配置布线的情况下，该电特性产生偏差。此外，由于再配置布线区域的导电膜M的厚度根据孔部H3的孔径变化，所以不能固定控制布线的厚度。另外，如果在有源面上形成如此厚膜的再配置布线，则在叠层各芯片时，芯片间的间隔变窄，还有密封用的树脂难进入芯片间的可能性。因此，在本方法中，在基板10上形成导电膜M后，能够采用湿刻蚀、化学机械研磨(CMP)、机械研磨等方法，研磨有源面10a，使导电膜M的膜厚度均匀化(即平整化)。图1C是表示进行研磨工序后的状态的剖面图。利用该工序，能够在孔部H3及与之相连的有源面上的位置上，分别汇总形成连接端子24和再配置布线42。
另外，在上述工序中，优选在再配置布线42的顶端部形成焊盘34(参照图9)(即，以比从连接端子24到达该顶端部的布线的宽度宽的方式形成再配置布线42的外径)。这样，在叠层多个半导体装置(芯片)的时候，容易进行芯片间的导通。
如果形成连接端子24及再配置布线42，如图2D所示，剥离形成在基板10上的镀膜抗蚀剂图形R1。图2D，是表示剥离镀膜抗蚀剂图形R1后的状态的剖面图。此外，图8B，是详细表示形成的连接端子24的构成的剖面图。如图2D所示，连接端子24是向基板10的有源面10a突出的突起状的形状，同时是其一部分埋入在基板10内的形状。此外，如图8B所示，在附加符号C的地方，连接端子24与电极垫片16电连接。
如果再配置布线42的形成结束，如图3A所示，在基板10的有源面10a上涂布抗蚀剂，以只有再配置布线42的顶端部开口的状态，进行图形加工，形成抗蚀剂图形R2。然后，采用电场镀膜等方法，在再配置布线42的顶端部(焊盘34)上形成软焊料等钎焊材36。图3B是表示钎焊材形成后的状态的剖面图。另外，作为钎焊材36，能够采用锡、银或无铅焊料，以及金属焊膏或熔融焊膏等。另外，在本说明书中，软焊料也包括无铅焊料。
如果形成钎焊材36，剥离形成在基板10上的抗蚀剂图形R2。然后，通过包括再配置布线42在内，刻蚀基板10的有源面10a侧整体，深刻蚀籽晶层。此处，由于与籽晶层的膜厚度相比，再配置布线42的膜厚度厚，所以利用深刻蚀。不会完全刻蚀再配置布线42。
接着，利用RIE法刻蚀去除不需要的阻挡层。此时，由于不利用RIE法刻蚀由Cu(铜)构成的再配置布线42，所以再配置布线42成为掩模，刻蚀位于再配置布线42的正下方的阻挡层以外的阻挡层。另外，在利用湿刻蚀法刻蚀阻挡层及籽晶层的情况下，需要采用对形成再配置布线42的Cu(铜)具有抗性的刻蚀液。
此处，所谓衬底膜22的不需要部，例如是形成有连接端子24和再配置布线42的部分以外的部分，即露出衬底膜22的部分。如上所述，在本实施方式中，由于用一道工序，进行在形成连接端子24和再配置布线42的各自时所需要的衬底膜22的刻蚀，所以能够简化制造工艺。
图3C，是表示形成再配置布线42，刻蚀衬底模22的不需要部后的状态的剖面图。在图3C所示的例中，表明刻蚀再配置布线42间的衬底模22。图9，是形成有再配置布线42及钎料材36的基板10的上面图。另外，在基板10的有源面10a侧，设置多个划分领域(发射区域)，多在各划分领域内形成同样的电子电路，所以在图9中，只图示其中的1个划分区域SA。
如图9所示，沿着发射区域的相互对向的一对边，排列形成连接端子24，以在各自的连接端子24上连接一端的状态，形成再配置布线42。此外，在再配置布线42各自的顶端部，通过钎料材36，形成具有外径大于布线宽度的凸缘(land)。
如果以上的工序结束，如图3D所示，在基板10的有源面10a上形成软焊料抗蚀剂层，在凸缘36的一部分开口的状态下，进行图形加工，形成软焊料抗蚀剂图形37。然后，通过支持材F支持基板10的有源面10a，进行减薄基板10的厚度、在基板10的背面侧露出连接端子24的一部分的工序。具体是，刻蚀基板10的背面10b，使连接端子24的一部分露出，研磨连接端子的背面。图3E是表示研磨了基板10的背面后的状态的剖面图。如果刻蚀及研磨基板10的背面，基板10的厚度被减薄到50μm左右，形成连接端子24的一部分从基板10的背面突出20μm左右的形状。
经过以上工序制造的半导体装置，形成在基板10的表面及背面都露出连接端子24的状态。因此，如图4所示，通过采用利用本方法得到的多个半导体装置1，经由其连接端子24叠层各半导体装置1，能够制造可高密度组装的三维组装型(叠层型)的半导体装置。
图10是表示三维组装型的半导体装置的概略构成例的剖面图。在图10中，符号44是电路基板，符号45～符号48是半导体芯片。依次叠层半导体芯片45～48，通过电极50电连接各层。
该电极50，是电连接形成在半导体芯片45～48各自上的连接端子24的电极。叠层形成的半导体芯片45～48被搭载在电路基板44上。
电路基板44是环氧玻璃基板等有机系基板，例如为形成所要求的电路，形成由铜等构成的布线图形。叠层形成的半导体芯片45～48被定位搭载在电路基板44上，电连接形成在电路基板44上的布线图形和电极50。此外，利用密封树脂52密封搭载在电路基板44上的半导体芯片45～48。在电路基板44的背面，形成与在电路基板44上形成的布线图形电连接的电极垫片54。在该电极垫片54上形成软焊料球56。具有上述构成的半导体芯片，能够谋求小型化、牢固化、轻量化、多功能化。
如上所述，在本发明的半导体装置的制造方法中，由于利用镀膜法，汇总形成成为电子电路的外部电极的连接端子24和与之电连接的再配置布线42，因此能够简化制造工艺。此外，在本方法中，由于在形成成为再配置布线42和连接端子24的导电膜M后，研磨基板10的有源面10a，使该导电膜(即，再配置布线42)的膜厚度均匀化，因此能够稳定生产具有所要求的电特性的半导体装置。
另外，在本实施方式中，说明了汇总形成再配置布线42和连接端子24的方法，但作为可与连接端子24汇总形成的方法，不局限于如此再配置布线。例如也能够在有源面10a上与连接端子24一体形成感应体等功能性的导电图形。这样，与用另外工序形成各自时相比，能够简化工序。当然，即使在这种情况下，在形成成为连接端子及功能性的图形(感应体等)的导电膜后，也根据需要，研磨该导电膜的表面，使膜厚度均匀化。
(电光学装置及电路基板)图11，是表示本发明的一实施方式的设备(例如电光学装置)的外观的立体图。另外，图11所示的电光学装置，作为一例图示液晶显示装置。该电光学装置60，由液晶显示面板61和中继基板62构成。
液晶显示面板61，具有由未图示的密封材粘接的一对基板63a、63b，在上述基板63a和基板63b的之间形成的间隙即所谓元件间隙内封入液晶。换句话讲，液晶被基板63a和基板63b夹持。
关于中继基板62，在由聚酰亚胺等构成的具有柔性的树脂基板64上形成多个布线图形65，在树脂基板64的一部分上搭载半导体芯片66。
另外，关于上述半导体芯片66，例如形成有驱动电路，用于驱动形成在液晶显示面板61上的TFT(Thin Film Transistor)等开关元件。
半导体芯片66，例如以与采用各向异性导电膜(ACFAnisotropicConductive Film)，形成在树脂基板64上的布线图形65电连接的状态，搭载在树脂基板64上。该各向异性导电膜，例如是通过在热塑性或热固化性的粘接用树脂中分散多个导电粒子而形成的。另外，液晶显示面板61和中继基板62，也优选由向异性导电膜连接。另外，搭载在中继基板62上的半导体芯片66，是采用上述的方法制造的半导体装置。
(电子设备)图12是表示本发明的电子设备的一实施方式的概略构成的立体图。如图12所示，该携带式电话300，在其框体内部，具有上述半导体装置或上述电路基板。
另外，作为电子设备，不局限于上述的携带式电话，能够在多种电子设备中应用。例如，能够用于笔记本型电脑、液晶投影仪、多媒体对应的电脑(PC)及工程工作平台(EWS)、寻呼机、文字处理机、电视、录像器型或监视器直视型的磁带录像机、电子笔记本、电子台式计算机、车辆行驶导航装置、POS终端、具有触摸面板的装置等的电子设备。
以上，参照

了本发明的优选的实施方式例，当然本发明不限定于上述例。在上述例中示出的各构成部件的诸形状或组合等只是一例，在不脱离本发明宗旨的范围内，能够基于设计要求等进行种种变更。
权利要求
1.一种半导体装置的制造方法，上述半导体装置包括从形成有电子电路的基板的有源面侧向该基板的背面侧贯通的连接端子、在上述有源面上与上述连接端子电连接的导电图形；上述制造方法包括在上述有源面侧形成用于埋入上述连接端子的孔部的工序、在上述孔部及与该孔部相连的有源面上的位置，汇总形成成为上述连接端子及上述导电图形的导电膜的工序、研磨上述导电膜的表面而进行平整化的工序、减小上述基板的厚度，使上述连接端子的一部分在上述基板背面侧露出的工序。
2.如权利要求1所述的半导体装置的制造方法，其中上述导电膜，是利用镀膜法形成的。
3.如权利要求1所述的半导体装置的制造方法，其中上述导电图形，是再配置布线。
4.如权利要求3所述的半导体装置的制造方法，还包括在上述再配置布线的顶端部，形成凸缘的工序。
5.如权利要求4所述的半导体装置的制造方法，其中以比配置上述凸缘的上述再配置布线的布线宽度宽的方式，形成上述凸缘的外径。
6.如权利要求1所述的半导体装置的制造方法，其中利用湿刻蚀进行上述导电膜的研磨。
7.如权利要求1所述的半导体装置的制造方法，其中利用化学机械研磨进行上述导电膜的研磨。
8.如权利要求1所述的半导体装置的制造方法，其中利用机械研磨进行上述导电膜的研磨。
9.一种半导体装置的制造方法，包括采用多个利用权利要求1的方法制造的半导体装置，经由其连接端子叠层各半导体装置的工序。
10一种半导体装置，其中利用权利要求1所述的方法制造。
11.一种电路基板，其中具有权利要求10所述的半导体装置。
12.一种电子设备，其中具有权利要求10所述的半导体装置。
全文摘要
一种半导体装置的制造方法，其中，上述半导体装置，包括从形成电子电路的基板的有源面侧向该基板的背面侧贯通的连接端子、在上述有源面上与上述连接端子电连接的导电图形，上述制造方法，包括在上述有源面侧形成用于埋入上述连接端子的孔部的工序、在上述孔部及与该孔部相连的有源面上的位置上汇总形成成为上述连接端子及上述导电图形的导电膜的工序、通过研磨上述导电膜进行平整化的工序、减小上述基板的厚度使上述连接端子的一部分在上述基板背面侧露出的工序。
文档编号H01L21/768GK1630051SQ200410101109
公开日2005年6月22日 申请日期2004年12月14日 优先权日2003年12月16日
发明者山口浩司 申请人:精工爱普生株式会社