专利名称：非易失性半导体存储器及其制造方法
技术领域：
本发明涉及具有电荷积聚层(charge accumulation layer)的非易失性半导体存储器，以及用于该非易失性半导体存储器的制造方法。
背景技术：
近来，随着技术发展，以具有浮栅(floating gate)结构的闪存为中心，已经研究和开发了具有各种结构和构造的非易失性半导体存储器。例如，考虑到降低制造成本，已经提出了一种具有浮栅结构的非易失性存储器，该浮栅结构是利用薄膜晶体管、在由玻璃或塑料制成的绝缘衬底上形成的(例如，参考日本专利未审公开No.87545/1999)。在日本专利未审公开No.87545/1999中，公开了一种这样构造的非易失性存储器，使得基底绝缘层(base insulating layer)被形成在绝缘衬底上，并且在该基底绝缘层上，半导体层、绝缘层、浮栅(电荷积聚层)、绝缘层和控制栅按这个顺序成层。
这样构造的非易失性存储器提供有电荷积聚层，该电荷积聚层具有在控制栅和半导体层中的沟道形成区之间保持电荷的功能，从而通过向控制栅和半导体层施加适当的电压，使载流子从半导体层注入电荷积聚层中，或者使载流子从电荷积聚层释放到半导体层。当电荷在电荷积聚层中积聚时，晶体管的阈值电压发生改变，以及因此，数据存储变得可能。例如，通过在电荷积聚层中积聚电荷，来擦除数据，以及通过释放电荷积聚层中的积聚电荷，来写数据。
然而，上述现有技术具有以下问题。首先，取决于半导体层和电荷积聚层之间的绝缘层的特性，当通过向控制栅和半导体层施加电压，来使载流子注入到电荷积聚层中时，注入的载流子被绝缘层捕获，或者由于注入载流子的影响，而造成绝缘层的性质改变，这导致了晶体管的阈值电压的改变。如果晶体管的阈值电压这样改变，则擦除状态和写状态下的阈值电压被改变了，使得读余量(reading margin)降低了，并且写状态和擦除状态之间的区别变得困难。
其次，在广义上讲，电磁波或光的照射增大了漏电流，导致了难以区别写状态和擦除状态。
发明内容
本发明的目的是提供非易失性半导体存储器，以及用于该非易失性半导体存储器的制造方法，其中，即使当载流子被控制栅和半导体层之间的绝缘层捕获，或者绝缘性质发生改变，晶体管的读的阈值电压的变化也小，以及即使当受到电磁波或光的照射，在广义上讲，漏电流也不增大，并且能够稳定地区别写状态和擦除状态。
关于本发明的非易失性半导体存储器包括绝缘衬底；存储晶体管，该存储晶体管被形成在绝缘衬底上，并且包括半导体层，该半导体层具有源区(source region)、漏区(drain region)和在所述源区和所述漏区之间形成的沟道区，电荷积聚层，该电荷积聚层经由第一绝缘层电连接到沟道区，以及第一栅(gate)，该第一栅经由第二绝缘层电连接到电荷积聚层；以及屏蔽层，该屏蔽层被形成在存储晶体管的上侧或下侧的至少之一上，并且该屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用。屏蔽层可以被形成为，具有大于半导体层的面积，以便覆盖在半导体层的直接下方或直接上方的部分。
此外，也有可能，在该存储晶体管中，电荷积聚层经由第一绝缘层，被形成在沟道区上，并且第一栅经由第二绝缘层被形成在电荷积聚层上，以及此外，也有可能提供第二栅，该第二栅被形成在沟道区之下，并且经由第三绝缘层电连接到该沟道区。
或者，也有可能，在该存储晶体管中，电荷积聚层经由第二绝缘层，被形成在第一栅上，并且沟道区经由第一绝缘层被形成在电荷积聚层上，以及也有可能提供第二栅，该第二栅被形成在沟道区之上，并且经由第三绝缘层电连接到该沟道区。
关于本发明的另一种非易失性半导体存储器包括绝缘衬底；以及存储晶体管，该存储晶体管被形成在绝缘衬底上，并且包括半导体层，该半导体层具有源区、漏区和在该源区和该漏区之间形成的沟道区，电荷积聚层，该电荷积聚层经由第一绝缘层电连接到沟道区，以及第一栅，该第一栅经由第二绝缘层电连接到电荷积聚层。该电荷积聚层和该第一栅的至少之一被形成为具有大于半导体层的面积，以便覆盖在该半导体层的直接上方或直接下方的部分。
在该存储晶体管中，例如电荷积聚层经由第一绝缘层，被形成在沟道区上，并且具有大于半导体层的面积的第一栅，经由第二绝缘层被形成在电荷积聚层上。也有可能，电荷积聚层被形成为，具有大于半导体层的面积，以便覆盖在该半导体层的直接上方或直接下方的部分。也有可能，该存储晶体管具有第二栅，该第二栅被形成在沟道区之下，并且经由第三绝缘层电连接到该沟道区。
或者，在该存储晶体管中，例如电荷积聚层经由第二绝缘层，被形成在具有大于半导体层的面积的第一栅上，并且沟道区经由第一绝缘层被形成在电荷积聚层上。也有可能，电荷积聚层被形成为，具有大于半导体层的面积，以便覆盖在该半导体层的直接上方或直接下方的部分。该存储晶体管可以进一步提供有第二栅，该第二栅被形成在沟道区之上，并且经由第三绝缘层电连接到该沟道区。
关于本发明的另一种非易失性半导体存储器包括绝缘衬底；以及存储晶体管，该存储晶体管被形成在绝缘衬底上，并且包括半导体层，该半导体层具有源区、漏区和在该源区和该漏区之间形成的沟道区，电荷积聚层，该电荷积聚层经由第一绝缘层电连接到沟道区，第一栅，该第一栅经由第二绝缘层电连接到电荷积聚层，以及第二栅，该第二栅经由第三绝缘层电连接到沟道区，并且该第二栅被形成为具有大于半导体层的面积，以便覆盖在该半导体层的直接上方或直接下方的部分。
在该存储晶体管中，也有可能，沟道区经由第三绝缘层被形成在第二栅上，电荷积聚层经由第一绝缘层被形成在沟道区上，以及第一栅经由第二绝缘层被形成在电荷积聚层上。
或者，在该存储晶体管中，也有可能，电荷积聚层经由第二绝缘层被形成在第一栅上，沟道区经由第一绝缘层被形成电荷积聚层上，以及第二栅经由第三绝缘层被形成在沟道区上。
此外，在上述非易失性半导体存储器中，绝缘衬底是由例如玻璃或塑料形成的。
关于本发明的非易失性半导体存储器的一种制造方法包括以下步骤在绝缘衬底上形成第一屏蔽层，该第一屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用；在该屏蔽层上形成面积小于该屏蔽层的半导体层之后，通过向该半导体层掺杂杂质，来形成源区和漏区，并且把该源区和该漏区之间的区域形成为沟道区；经由第一绝缘层，在该沟道区上形成电荷积聚层；以及经由第二绝缘层，在该电荷积聚层上形成第一栅。
非易失性半导体存储器的该制造方法可以进一步具有以下步骤在形成第一栅之后，在该第一栅之上形成第二屏蔽层，该第二屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且该第二屏蔽层的面积大于半导体层，以便覆盖在该半导体层的直接上方的部分。
关于本发明的非易失性半导体存储器的另一种制造方法包括以下步骤在绝缘衬底上形成半导体层，然后通过向该半导体层掺杂杂质，来形成源区和漏区，并在该源区和该漏区之间形成沟道区；经由第一绝缘层，在该沟道区上形成电荷积聚层；经由第二绝缘层，在该电荷积聚层上形成第一栅；以及在该第一栅之上形成屏蔽层，该屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且该屏蔽层的面积大于半导体层，以便覆盖在该半导体层的直接上方的部分。
也有可能，该方法进一步具有以下步骤在第一屏蔽层和半导体层之间形成第二栅，该第二栅经由第三绝缘层电连接到沟道区。
关于本发明的非易失性半导体存储器的一种制造方法包括以下步骤在绝缘衬底上形成屏蔽层，该屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用；在该屏蔽层上形成第一栅；经由第二绝缘层，在该第一栅上形成电荷积聚层；形成第一绝缘层，以便覆盖该电荷积聚层；以及在该第一绝缘层上，形成面积小于该屏蔽层的半导体层，然后通过向该半导体层掺杂杂质，来形成源区和漏区，并且把电荷积聚层的直接上方的半导体层部分，形成为沟道区。
非易失性半导体存储器的该制造方法可以进一步具有以下步骤形成第二屏蔽层，该第二屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且该第二屏蔽层的面积大于半导体层，以便覆盖在该半导体层的直接上方的部分。
关于本发明的非易失性半导体存储器的另一种制造方法包括以下步骤在绝缘衬底上形成第一栅；经由第二绝缘层，在该第一栅上形成电荷积聚层；形成第一绝缘层，以便覆盖该电荷积聚层；在该第一绝缘层上形成面积小于屏蔽层的半导体层，然后通过向该半导体层掺杂杂质，来形成源区和漏区，并且把该电荷积聚层的直接上方的半导体层部分，形成为沟道区；以及形成第二屏蔽层，该第二屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且该第二屏蔽层的面积大于半导体层，以便覆盖在该半导体层的直接上方的部分。
该方法可以进一步具有以下步骤在第二屏蔽层和半导体层之间形成第二栅，该第二栅经由第三绝缘层电连接到沟道区。
关于本发明的非易失性半导体存储器的另一种制造方法包括以下步骤在绝缘衬底上形成半导体层，然后通过向该半导体层掺杂杂质，来形成源区和漏区，并且把该源区和该漏区之间的区域形成为沟道区；经由第一绝缘层，在该沟道区上形成电荷积聚层；以及经由第二绝缘层，在该电荷积聚层上形成第一栅。该电荷积聚层和该第一栅的至少之一被形成为具有大于半导体层的面积，以便覆盖在该半导体层的直接上方的部分。
非易失性半导体存储器的该制造方法可以进一步具有以下步骤在绝缘衬底和半导体层之间形成第二栅，该第二栅经由第三绝缘层电连接到沟道区。
关于本发明的非易失性半导体存储器的另一种制造方法包括以下步骤在绝缘衬底上形成第一栅；经由第二绝缘层，在该第一栅上形成电荷积聚层；形成第一绝缘层，以便覆盖该电荷积聚层；以及在该第一绝缘层上形成半导体层，然后通过向该半导体层掺杂杂质，来形成源区和漏区，并且把该电荷积聚层的直接上方的半导体层部分，形成为沟道区。该电荷积聚层和该第一栅的至少之一被形成为具有大于半导体层的面积，以便覆盖在该半导体层的直接下方的部分。
非易失性半导体存储器的该制造方法可以进一步具有以下步骤在沟道区上形成第二栅，该第二栅经由第三绝缘层电连接到该沟道区。
绝缘衬底是由例如玻璃或塑料形成的。此外，上述的非易失性半导体存储器制造方法可以具有以下步骤通过准分子激光退火方法，或低温固态结晶化方法，来使半导体层结晶。在非易失性半导体存储器制造方法中，在600℃或更低的温度条件下执行所有步骤。
根据本发明，彼此独立地形成了用于写和擦除的控制栅和用于读的栅，并且将它们安排成跨过半导体层彼此相对，从而当从半导体层向电荷积聚层中注入载流子时，即使当一部分载流子被绝缘层捕获，或者由于载流子的注入而造成绝缘层性质发生变化，只读栅的阈值电压的变化也被抑制，借此抑制了读余量的降低。此外，提供了具有电磁波屏蔽作用和光屏蔽作用的层，或者用具有大于半导体层的面积的电荷积聚层和控制栅和只读栅(read-only gate)，来覆盖半导体层区域之上或之下的整个表面，从而防止电磁波和光进入半导体活性层，并且即使受到电磁波或光的照射，漏电流也不增大。因此，能够稳定地区别写状态和擦除状态。
图1所示为，本发明第一实施例的非易失性半导体存储器的配置的截面图。
图2所示为，本发明第二实施例的非易失性半导体存储器的配置的截面图。
图3所示为，本发明第三实施例的非易失性半导体存储器的配置的截面图。
图4所示为，本发明第四实施例的非易失性半导体存储器的配置的截面图。
图5所示为，本发明第五实施例的非易失性半导体存储器的配置的截面图。
图6所示为，本发明第六实施例的非易失性半导体存储器的配置的截面图。
图7所示为，本发明第七实施例的非易失性半导体存储器的配置的截面图。
图8所示为，本发明第八实施例的非易失性半导体存储器的配置的截面图。
图9所示为，本发明第九实施例的非易失性半导体存储器的配置的截面图。
图10所示为，本发明第十实施例的非易失性半导体存储器的配置的截面图。
图11所示为，本发明第十一实施例的非易失性半导体存储器的配置的截面图。
图12所示为，本发明第十二实施例的非易失性半导体存储器的配置的截面图。
图13所示为，本发明第十三实施例的非易失性半导体存储器的配置的截面图。
图14所示为，本发明第十四实施例的非易失性半导体存储器的配置的截面图。
具体实施例方式
以下，参考附图来详细描述本发明的实施例。首先，描述关于本发明第一实施例的非易失性半导体存储器。图1所示为，本发明第一实施例的非易失性半导体存储器的配置的截面图。在该实施例的非易失性半导体存储器中，在由玻璃或塑料制成的绝缘衬底10上，形成了基底绝缘层20。在基底绝缘层20上形成了屏蔽层30，该屏蔽层30具有电磁波屏蔽作用或光屏蔽作用，或者具有这两种作用。控制栅40经由绝缘层2031被提供在屏蔽层30上，并且在绝缘层2031上形成了绝缘层2032，以便覆盖控制栅40。此外，在控制栅40的直接上方的绝缘层2032部分上提供了电荷积聚层50，并且形成了绝缘层2033，以便覆盖该电荷积聚层50。
在绝缘层2033上提供了半导体层60，并且在电荷积聚层50的直接上方的半导体层60部分上，形成了沟道区61。并且在沟道区61的两侧，分别形成了源区62和漏区63。此外，形成了绝缘层2034，以便覆盖该半导体层60，并且在沟道区61上方，经由绝缘层2034提供了只读栅70。此外，在绝缘层2034上形成了绝缘层2035，以便覆盖该只读栅70，并且在该绝缘层2035上形成了屏蔽层31，该屏蔽层31具有电磁波屏蔽作用或光屏蔽作用，或者具有这两种作用。因此，在该实施例的非易失性半导体存储器中，分别在半导体层60的上方和下方，形成了具有大于半导体层60的面积的屏蔽层31和30。
接下来，将描述该实施例的非易失性半导体存储器的操作。在该实施例的非易失性半导体存储器中，当把预定电压施加到在半导体层60中形成的源区62和漏区63以及控制栅40上，产生了Fowler Nordheim隧道电流，并且电子通过绝缘层2033、在沟道区61和电荷积聚层50之间移动。当电荷在电荷积聚层50中积聚时，产生了电场，从而晶体管的阈值电压发生改变，并且数据被存储。此外，为了读数据，例如将擦除状态下的阈值电压和写状态下的阈值电压之间的中间电流应用于只读栅70，并且测量电流是否在源区62和漏区63之间流动。
在该实施例的非易失性半导体存储器中，用于写和擦除的栅是控制栅40，并且用于读的栅是只读栅70，借此用于写或擦除的栅和用于读的栅相互分开。因为只读栅70这样经由绝缘层2034被提供在半导体层60上，因此当载流子从半导体层60被注入电荷积聚层50中时，即使一部分载流子被绝缘层2033捕获，或者由于载流子注入而造成绝缘层2033的性质发生改变，只读栅70的阈值电压的变化也小于控制栅40的阈值电压的变化，以及因此，可以抑制读余量的降低。
此外，在该实施例的非易失性半导体存储器中，提供了包括控制栅40和只读栅70的两个控制栅，因而获得了以下两种作用。作为第一作用，当控制栅40执行写或擦除时，可以将电压施加于只读栅70。该电压也可以用于写或读的加速，并且当写或读所需的控制栅电压发生变化时，该电压也可用作补偿该变化的偏压源。该电压也可用于减弱元件内的电场。作为第二作用，可以向只读栅70提供另一种功能。例如，也有可能，控制栅40只执行写，而由只读栅70执行擦除。因此，通过由彼此不同的栅来执行写和擦除，可以缩短写和擦除所花的时间。
此外，在该实施例的非易失性半导体存储器中，分别在半导体层60的上方和下方提供屏蔽层31和30，并且所形成的屏蔽层30和31的面积大于半导体层60的面积，从而能够有效地防止电磁波和光进入半导体层60。因此，在广义上讲，漏电流大大减小了，并且可以稳定地区别写状态和擦除状态。此外，屏蔽层30和31具有金属性能，并且可以由例如掺有金属材料和杂质等的半导体材料制成。
接下来，描述该实施例的非易失性半导体存储器的制造方法。首先，在是玻璃衬底或塑料衬底的绝缘衬底10上，通过溅射或化学汽相沉积(CVD)来沉积氧化硅或氮化硅，以便形成厚度为例如大约300nm的基底绝缘层20。在这样形成的基底绝缘层20上，通过溅射来沉积硅化钨、非晶硅、铬等，或者通过CVD来沉积非晶硅等，以便形成屏蔽层30。当屏蔽层30是由非晶硅制成时，希望在沉积期间引入杂质，或者在通过根据准分子激光退火法或快速热退火法进行退火，来激活非晶硅层以及然后激活注入的离子之后，注入杂质，以便降低屏蔽层30的电阻。优选地，屏蔽层30的厚度为300nm或更厚。
接下来，通过和上述基底绝缘层20所用相同的方法，在屏蔽层30上形成厚度为例如50nm或更厚的绝缘层2031。然后，通过溅射或CVD，在绝缘层2031上沉积多晶硅、硅化钨或铬等，以便形成厚度为例如100nm或更厚的控制栅40。
接下来，通过和基底绝缘层20所用相同的方法，形成厚度为10至200nm的绝缘层2032，以便覆盖控制栅40。此外，也有可能通过CVD形成ONO层(HTO/SiN/HTO)，来作为绝缘层2032，该ONO层是通过使氧化层、氮化层和氧化层成层而获得的成层绝缘层。此后，通过和控制栅40所用相同的方法，在绝缘层2032上形成电荷积聚层50。该电荷积聚层50的厚度为，例如100nm或更厚。
连续地，通过和基底绝缘层20所用相同的方法，形成厚度为大约8至40nm的绝缘层2033，以便覆盖电荷积聚层50。通过溅射或CVD，在该绝缘层2033上沉积硅层，该硅层的厚度为例如10至200nm，此后执行蚀刻，以便形成半导体层60。此后，通过离子注入或离子掺杂，在源区62和漏区63中注入高浓度的杂质。为了形成半导体层60，希望当在沟道区中沉积硅层的时候，执行沟道掺杂来引进杂质，或者在沉积硅层之后，通过离子注入或离子掺杂注入低浓度杂质，来获得期望的阈值。在这种情况下，在沟道掺杂之后，希望通过准分子激光退火或固相生长，来使硅层结晶。由此，可以提高硅层60的载流子迁移率，并且由于硅的陷阱能级的降低，使阈值之下的漂移值(swing value)降低了，并且晶体管性能变得更高。
接下来，通过和基底绝缘层20所用相同的方法，形成厚度为8至40nm的绝缘层2034，以便覆盖半导体层60。然后，利用和控制栅40所用的相同材料和方法，在绝缘层2034上形成，厚度为例如100nm或更厚的只读栅70。此外，通过和基底绝缘层20所用相同的方法，在绝缘层2034上形成厚度为例如8至40nm的绝缘层2035，以便覆盖只读栅70。此外，利用和屏蔽层30所用的相同材料和方法，在该绝缘层2035上形成，厚度为例如300nm或更厚的屏蔽层31。
也有可能，通过利用照相平版印刷术和蚀刻来形成图案，来把控制栅40、只读栅70和屏蔽层30和31用作布线。
所希望的是，在600℃或更低的温度下执行所有上述制造过程。由此，便宜的玻璃衬底或塑料衬底的使用变为可能。
接下来，描述根据本发明第二实施例的非易失性半导体存储器。图2所示为，本发明第二实施例的非易失性半导体存储器的配置的截面图。在图2中，和图1所示非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图2所示，在该实施例的非易失性半导体存储器中，只读栅70被形成在绝缘层2041上，并且沟道区61经由绝缘层2042，被形成在该只读栅70上。此外，电荷积聚层50经由栅绝缘层2043，被形成在沟道区61上，并且控制栅40经由绝缘层2044，被形成在电荷积聚层50上。
同样，在该实施例的非易失性半导体存储器的情况下，即使控制栅40和电荷积聚层50被形成在半导体层60之上，并且只读栅70被形成在半导体层60之下，也可以获得和上述第一实施例的半导体非易失性半导体器件相同的作用。除以上所述点之外，该实施例的非易失性半导体存储器的构造和操作与第一实施例的非易失性半导体存储器相同。
接下来，描述关于本发明第三实施例的非易失性半导体存储器。图3所示为，本发明第三实施例的非易失性半导体存储器的配置的截面图。在图3中，和图1所示非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图3所示，在该实施例的非易失性半导体存储器中，在由玻璃或塑料制成的绝缘衬底10上形成了基底绝缘层20，并且在该基底绝缘层20上，提供了具有大于半导体层60的面积的控制栅140，而没有提供屏蔽层。
在该实施例的非易失性半导体存储器中，没有提供屏蔽层，并且半导体层60以下的区域完全被控制栅140覆盖。即，控制栅140起屏蔽层的作用。由此，可以防止电磁波和光从下面进入半导体层，从而能够稳定地区别写状态和擦除状态。此外，控制栅40一般也用作屏蔽层，从而与第一和第二实施例的非易失性半导体存储器的制造过程相比，该实施例的制造过程变得更简单。除以上所述点之外，该实施例的非易失性半导体存储器的构造、操作和作用与第一实施例的非易失性半导体存储器相同。
接下来，描述关于本发明第四实施例的非易失性半导体存储器。图4所示为，本发明第四实施例的非易失性半导体存储器的配置的截面图。在图4中，和图1至图3所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图4所示，在该实施例的非易失性半导体存储器中，在由玻璃或塑料制成的绝缘衬底10上形成了基底绝缘层20，并且在该基底绝缘层20上形成了只读栅70。此外，形成了绝缘层2081，以便覆盖只读栅70，并且在该绝缘层2081上，形成了半导体层60。此外，形成了绝缘层2082，以便覆盖半导体层60，并且在半导体层60的沟道区61的直接上方的绝缘层2082部分上，形成了电荷积聚层50。在绝缘层2082上形成了绝缘层2083，以便覆盖电荷积聚层50，并且在该绝缘层2083上，提供了具有大于半导体层60的面积的控制栅240。
因此，在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的控制栅240，代替屏蔽层，被提供在半导体层60上，以便完全覆盖半导体层60之上的区域。在该非易失性半导体存储器中，控制栅240起屏蔽层的作用，并且防止电磁波或光从上面进入半导体层60。结果，能够稳定地区别写状态和擦除状态，并且能够简化制造过程。除以上所述点之外，该实施例的非易失性半导体存储器的作用和操作与第二实施例的非易失性半导体存储器相同。
接下来，描述关于本发明第五实施例的非易失性半导体存储器。图5所示为，本发明第五实施例的非易失性半导体存储器的配置的截面图。在图5中，和图1至图4所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图5所示，在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的电荷积聚层250被提供在半导体层60之上，并且具有大于半导体层60的面积的控制栅240，经由绝缘层2123被提供在电荷积聚层250上。
因此，在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的电荷积聚层250和控制栅240被提供在半导体层60之上，借此防止电磁波或光从上面进入半导体层60。在该非易失性半导体存储器中，电荷积聚层250被形成为，具有大于半导体层60以及控制栅240的面积，从而与上述第四实施例的非易失性半导体存储器相比，进一步提高了电磁波和光屏蔽作用。除以上所述点之外，该实施例的非易失性半导体存储器的构造、操作和作用与第四实施例的非易失性半导体存储器相同。
接下来，描述关于本发明第六实施例的非易失性半导体存储器。图6所示为，本发明第六实施例的非易失性半导体存储器的配置的截面图。在图6中，和图1至图5所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图6所示，在该实施例的非易失性半导体存储器中，在由玻璃或塑料制成的绝缘衬底10上，形成了基底绝缘层20，并且在该基底绝缘层20上，形成了控制栅40。此外，在基底绝缘层20上，形成了绝缘层2131，以便覆盖控制栅40，并且在控制栅40的直接上方的绝缘层2131部分上，形成了电荷积聚层50。此外，在绝缘层2131上，形成了绝缘层2132，以便覆盖电荷积聚层50，并且在该绝缘层2132上，形成了半导体层60。然后，在该半导体层60上，经由绝缘层2133形成了只读栅170，以便覆盖半导体层60。
在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的控制栅170被形成在半导体层60之上，并且该控制栅170起屏蔽层的作用。即，通过控制栅170，来防止电磁波或光从上面进入半导体层60。结果，能够稳定地区别写状态和擦除状态。
接下来，描述根据本发明第七实施例的非易失性半导体存储器。图7所示为，本发明第七实施例的非易失性半导体存储器的配置的截面图。在图7中，和图1至图6所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图7所示，在该实施例的非易失性半导体存储器中，在被形成在绝缘衬底10上的基底绝缘层20上，提供了具有大于半导体层60的面积的控制栅140，并且在该控制栅140上，经由绝缘层2111，提供了具有大于半导体层60的面积的电荷积聚层150。此外，形成了绝缘层2112，以便覆盖控制栅140、绝缘层2111和电荷积聚层150，并且在电荷积聚层150的直接上方的绝缘层2112部分上，形成了半导体层60。此外，在该半导体层60的沟道区61上，经由绝缘层2113形成了只读栅70，并且形成了绝缘层2114，以便覆盖半导体层60、绝缘层2113和只读栅70。
在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的电荷积聚层150和控制栅140被提供在半导体层60之下，借此，防止电磁波或光从下面进入半导体层60。在该非易失性半导体存储器中，电荷积聚层150被形成为，具有大于半导体层60以及控制栅140的面积，借此，与上述第三实施例的非易失性半导体存储器相比，进一步提高了电磁波和光屏蔽作用。除以上所述点之外，该实施例的非易失性半导体存储器的构造、操作和作用与第三实施例的非易失性半导体存储器相同。
接下来，描述根据本发明第八实施例的非易失性半导体存储器。图8所示为，本发明第八实施例的非易失性半导体存储器的配置的截面图。在图8中，和图1至图7所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图8所示，在该实施例的非易失性半导体存储器中，在被形成在绝缘衬底10上的基底绝缘层20上，形成了具有大于半导体层60的面积的只读栅170，并且在只读栅170上，经由绝缘层2141形成了半导体层60。在半导体层60的沟道区61上，经由绝缘层2142形成了电荷积聚层50，并且在电荷积聚层50上，经由绝缘层2143形成了控制栅40，此外，形成了绝缘层2144，以便覆盖电荷积聚层50、绝缘层2143和控制栅40。
在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的只读栅170被提供在半导体层60之下，并且该只读栅170起屏蔽层的作用。由此，能够防止电磁波或光从下面进入半导体层60，从而能够稳定地区别写状态和擦除状态，并且能够简化制造过程。除以上所述点之外，该实施例的非易失性半导体存储器的作用和操作与第二实施例的非易失性半导体存储器相同。
接下来，描述根据本发明第九实施例的非易失性半导体存储器。图9所示为，本发明第九实施例的非易失性半导体存储器的配置的截面图。在图9中，和图1至图8所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图9所示，在该实施例的非易失性半导体存储器中，在由玻璃或塑料制成的绝缘衬底10上，形成了基底绝缘层20。在该基底绝缘层20上，形成了屏蔽层30，该屏蔽层30具有电磁波屏蔽作用或光屏蔽作用，或者具有这两种作用。在屏蔽层30上，经由绝缘层2011提供了控制栅40，并且在绝缘层2011上，形成了绝缘层2012，以便覆盖控制栅40。在控制栅40的直接上方的绝缘层2012部分上，提供了电荷积聚层50，并且进一步形成了绝缘层2013，以便覆盖该电荷积聚层50。此外，在绝缘层2013上，提供了半导体层60，并且在电荷积聚层50的直接上方的半导体层60部分上，形成了沟道区61，并且在沟道区61的两侧，分别形成了源区62和漏区63。此外，在绝缘层2013上形成了绝缘层2014，以便覆盖半导体层60，并且在绝缘层2014上形成了屏蔽层31，该屏蔽层31具有电磁波屏蔽作用或光屏蔽作用，或者具有这两种作用。
接下来，描述该实施例的非易失性半导体存储器的操作。在该实施例的非易失性半导体存储器中，当把预定电压施加到在半导体层60中形成的源区62和漏区63以及控制栅40上，产生了Fowler Nordheim隧道电流，并且电子通过绝缘层2013、在沟道区61和电荷积聚层50之间移动。当电荷在电荷积聚层50中积聚时，产生了电场，从而晶体管的阈值电压发生改变，并且数据被存储。为了读出数据，例如将擦除状态下的阈值电压和写状态下的阈值电压之间的中间电流应用于控制栅40，并且测量电流是否在源区62和漏区63之间流动。
在该实施例的非易失性半导体存储器中，屏蔽层3 1和30分别被提供在半导体层60的上方和下方，而且屏蔽层30和31被形成为，具有大于半导体层60的面积，从而能够有效地防止电磁波和光进入半导体层60。由此，在广义上讲，可以大大减小漏电流，并且可以稳定地区别写状态和擦除状态。此外，可以用具有金属性能的材料，例如掺有金属材料和杂质的半导体材料，来形成屏蔽层30和31。
该实施例的非易失性半导体存储器没有提供只读栅，而是通过控制栅40来执行写和读。因此，当载流子从半导体层60被注入到电荷积聚层50中时，在一部分载流子被绝缘层2013捕获、或者由于载流子注入而使绝缘层2013的性质发生改变的情况下，有可能，读取用的栅的阈值电压变化，变得大于具有只读栅的第三实施例的非易失性半导体存储器的阈值电压变化，并且读余量降低了。然而，例如，在一次只执行或擦除、并且此后只执行读的情况下，则绝缘层2013中的捕获和绝缘层2013的性质变化不产生影响，从而该结构不造成问题。
接下来，描述根据本发明第十实施例的非易失性半导体存储器。图10所示为，本发明第十实施例的非易失性半导体存储器的配置的截面图。在图10中，和图1至图9所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图10所示，在该实施例的非易失性半导体存储器中，在绝缘层2021上形成了半导体层60。在该半导体层60的沟道区61上，经由绝缘层2022形成了电荷积聚层50，并且在该电荷积聚层50上，经由绝缘层2023形成了控制栅40。
即使当控制栅40和电荷积聚层50分别被提供在诸如该实施例的非易失性半导体存储器的半导体层之上，也能够获得和第八实施例的非易失性半导体存储器中相同的作用。除以上所述点之外，该实施例的非易失性半导体存储器的构造和操作与第七实施例的非易失性半导体存储器相同。
接下来，描述根据本发明第十一实施例的非易失性半导体存储器。图11所示为，本发明第十一实施例的非易失性半导体存储器的配置的截面图。在图11中，和图1至图10所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图11所示，在该实施例的非易失性半导体存储器中，在由玻璃或塑料制成的绝缘衬底10上，形成了基底绝缘层20，并且在该基底绝缘层20上，提供了具有大于半导体层60的面积的控制栅140，而没有提供屏蔽层。
在该实施例的非易失性半导体存储器中，控制栅140代替屏蔽层，来覆盖半导体层60下方的区域。即，控制栅140起屏蔽层的作用。由此，能够防止电磁波和光从下面进入半导体层60，从而能够稳定地区别写状态和擦除状态。除以上所述点之外，该实施例的非易失性半导体存储器的构造、操作和作用与第八实施例的非易失性半导体存储器相同。
接下来，描述根据本发明第十二实施例的非易失性半导体存储器。图12所示为，本发明第十二实施例的非易失性半导体存储器的配置的截面图。在图12中，和图1至图11所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图12所示，在该实施例的非易失性半导体存储器中，在被形成在绝缘衬底10上的基底绝缘层20上，形成了半导体层60。在该半导体层60的沟道区61上，经由绝缘层2061形成了电荷积聚层50，并且在该电荷积聚层50上，经由绝缘层2062，形成了具有大于半导体层60的面积的控制栅240。
因此，在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的控制栅240代替屏蔽层，被提供在半导体层60之上，以便覆盖半导体层60的整个表面区。在该非易失性半导体存储器中，控制栅240起屏蔽层的作用，并防止电磁波或光从上面进入半导体层60。结果，能够稳定地区别写状态和擦除状态。除以上所述点之外，该实施例的非易失性半导体存储器的作用和操作与第八实施例的非易失性半导体存储器相同。
接下来，描述根据本发明第十三实施例的非易失性半导体存储器。图13所示为，本发明第十三实施例的非易失性半导体存储器的配置的截面图。在图13中，和图1至图12所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图13所示，在该实施例的非易失性半导体存储器中，在被形成在绝缘衬底10上的基底绝缘层20上，提供了具有大于半导体层60的面积的控制栅140，并且在该控制栅240上，经由绝缘层2091，提供了具有大于半导体层60的面积的电荷积聚层150。此外，形成了绝缘层2092，以便覆盖控制栅140、绝缘层2091和电荷积聚层150，并且在电荷积聚层150的直接上方的绝缘层2092部分上，形成了半导体层60。
因此，在该实施例的非易失性半导体存储器中，提供了具有大于半导体层60的面积的电荷积聚层150和控制栅140，借此，防止电磁波或光从下面进入半导体层60。在该非易失性半导体存储器中，电荷积聚层150被形成为，具有大于半导体层60以及控制栅140的面积，从而与第九实施例的非易失性半导体存储器相比，进一步提高了电磁波和光屏蔽作用。除以上所述点之外，该实施例的非易失性半导体存储器的构造、操作和作用与第九实施例的非易失性半导体存储器相同。
接下来，描述根据本发明第十四实施例的非易失性半导体存储器。图14所示为，本发明第十四实施例的非易失性半导体存储器的配置的截面图。在图14中，和图1至图13所示的非易失性半导体存储器相同的部件用相同的附图标记来表示，并且省略对它们的详细说明。如图14所示，在该实施例的非易失性半导体存储器中，具有大于半导体层60的面积的电荷积聚层250被提供在半导体层60之上，并且在该电荷积聚层250上，经由绝缘层2102，形成了具有大于半导体层60的面积的控制栅240。
因此，在该实施例的非易失性半导体存储器中，在半导体层60之上提供了具有大于半导体层60的面积的电荷积聚层250和控制栅240，借此，防止电磁波或光从上面进入半导体层60。在该非易失性半导体存储器中，电荷积聚层250被形成为，具有大于半导体层60以及控制栅240的面积，从而与第十实施例的非易失性半导体存储器相比，进一步提高了电磁波和光屏蔽作用。除以上所述点之外，该实施例的非易失性半导体存储器的构造、操作和作用与第十实施例的非易失性半导体存储器相同。
在第三至第八和第十一至第十四实施例的非易失性半导体存储器中，也有可能，控制栅、电荷积聚层或只读栅也被形成在不需要这些的外围电路的晶体管的上部和/或下部区域中，并且用作屏蔽层，用来防止电磁波和光进入外围电路的晶体管。
此外，在第一至第十四实施例的非易失性半导体存储器中，可以在半导体层60中的源区62、漏区63和沟道区61之间，提供LDD(轻掺杂漏极)区。由此，在写和擦除情况下、在源极端和漏极端产生的电场变得更小了，从而提高了可靠性，并且能够抑制由于多次写和擦除而造成的读余量的恶化。
此外，在第二至第十四实施例的非易失性半导体存储器中，与第一实施例的非易失性半导体存储器相比，只是要形成的层数更少，或者只是层的形成顺序不同，从而可以通过和第一实施例的非易失性半导体存储器所用相同的方法，制造第二至第十四实施例的非易失性半导体存储器。
在第一至第十四实施例的非易失性半导体存储器中，诸如玻璃衬底和塑料衬底的便宜绝缘衬底，可以用作绝缘衬底10，从而与使用硅衬底的情况下相比，可以以低成本制造器件，并且这有效地降低了诸如闪存的、具有电荷积聚层的非易失性存储器的成本。
此外，第一至第十四实施例的非易失性半导体存储器具有电磁波屏蔽功能，从而在此附近的位置，允许放置用于接收电磁波的天线、用于放大微弱信号的放大器以及信号解调器等，并且可以在相同衬底上形成功能器件，包括模拟信号处理电路和诸如逻辑电路的数字信号处理电路等。因此，这些非易失性半导体存储器优选地用于在射频识别(RF-ID)系统中使用的非易失性存储器，RF-ID系统用于经由天线、以非接触方式、通过无线电波来识别个人和对象数据，该天线通过把标签附属到个人和对象上，来中继通信。由此，能够以低成本来制造RF-ID系统。
权利要求
1.一种非易失性半导体存储器，包括绝缘衬底；存储晶体管，所述存储晶体管被形成在所述绝缘衬底上，并且包括半导体层，所述半导体层具有源区、漏区和在所述源区和所述漏区之间形成的沟道区，电荷积聚层，所述电荷积聚层经由第一绝缘层电连接到所述沟道区，以及第一栅，所述第一栅经由第二绝缘层电连接到所述电荷积聚层；以及屏蔽层，所述屏蔽层被形成在所述存储晶体管的上侧或下侧的至少之一上，并且所述屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用。
2.根据权利要求1所述的非易失性半导体存储器，其中所述屏蔽层被形成为具有大于所述半导体层的面积，以便覆盖在所述半导体层的直接下方或直接上方的部分。
3.根据权利要求1所述的非易失性半导体存储器，其中在所述存储晶体管中，所述电荷积聚层经由所述第一绝缘层，被形成在所述沟道区上，并且所述第一栅经由所述第二绝缘层被形成在所述电荷积聚层上。
4.根据权利要求3所述的非易失性半导体存储器，其中所述存储晶体管进一步具有第二栅，所述第二栅被形成在所述沟道区之下，并且经由第三绝缘层电连接到所述沟道区。
5.根据权利要求1所述的非易失性半导体存储器，其中在所述存储晶体管中，所述电荷积聚层经由所述第二绝缘层，被形成在所述第一栅上，并且所述沟道区经由所述第一绝缘层被形成在所述电荷积聚层上。
6.根据权利要求5所述的非易失性半导体存储器，其中所述存储晶体管进一步包括第二栅，所述第二栅被形成在所述沟道区之上，并且经由第三绝缘层电连接到所述沟道区。
7.一种非易失性半导体存储器，包括绝缘衬底；以及存储晶体管，所述存储晶体管被形成在所述绝缘衬底上，并且包括半导体层，所述半导体层具有源区、漏区和在所述源区和所述漏区之间形成的沟道区，电荷积聚层，所述电荷积聚层经由第一绝缘层电连接到所述沟道区，以及第一栅，所述第一栅经由第二绝缘层电连接到所述电荷积聚层，其中，所述电荷积聚层和所述第一栅的至少之一被形成为具有大于所述半导体层的面积，以便覆盖在所述半导体层的直接下方或直接上方的部分。
8.根据权利要求7所述的非易失性半导体存储器，其中在所述存储晶体管中，所述电荷积聚层经由所述第一绝缘层，被形成在所述沟道区上，并且具有大于所述半导体层的面积的所述第一栅，经由所述第二绝缘层被形成在所述电荷积聚层上。
9.根据权利要求8所述的非易失性半导体存储器，其中所述电荷积聚层的面积大于所述半导体层的面积。
10.根据权利要求8或9所述的非易失性半导体存储器，其中所述存储晶体管进一步包括第二栅，所述第二栅被形成在所述沟道区之下，并且经由第三绝缘层电连接到所述沟道区。
11.根据权利要求7所述的非易失性半导体存储器，其中在所述存储晶体管中，所述电荷积聚层经由所述第二绝缘层，被形成在具有大于所述半导体层的面积的所述第一栅上，并且所述沟道区经由所述第一绝缘层被形成在所述电荷积聚层上。
12.根据权利要求11所述的非易失性半导体存储器，其中所述电荷积聚层的面积大于所述半导体层的面积。
13.根据权利要求11或12所述的非易失性半导体存储器，其中所述存储晶体管进一步具有第二栅，所述第二栅被形成在所述沟道区之上，并且经由第三绝缘层电连接到所述沟道区。
14.一种非易失性半导体存储器，包括绝缘衬底；以及存储晶体管，所述存储晶体管被形成在所述绝缘衬底上，并且包括半导体层，所述半导体层具有源区、漏区和在所述源区和所述漏区之间形成的沟道区，电荷积聚层，所述电荷积聚层经由第一绝缘层电连接到所述沟道区，第一栅，所述第一栅经由第二绝缘层电连接到所述电荷积聚层，以及第二栅，所述第二栅经由第三绝缘层电连接到所述沟道区，并且所述第二栅被形成为具有大于所述半导体层的面积，以便覆盖在所述半导体层的直接上方或直接下方的部分。
15.根据权利要求14所述的非易失性半导体存储器，其中在所述存储晶体管中，所述沟道区经由所述第三绝缘层被形成在所述第二栅上，所述电荷积聚层经由所述第一绝缘层被形成在所述沟道区上，以及所述第一栅经由所述第二绝缘层被形成在所述电荷积聚层上。
16.根据权利要求14所述的非易失性半导体存储器，其中在所述存储晶体管中，所述电荷积聚层经由所述第二绝缘层被形成在所述第一栅上，所述沟道区经由所述第一绝缘层被形成所述电荷积聚层上，以及所述第二栅经由所述第三绝缘层被形成在所述沟道区上。
17.根据权利要求1、7和14的任何之一所述的非易失性半导体存储器，其中所述绝缘衬底是由玻璃或塑料形成的。
18.一种非易失性半导体存储器制造方法，包括以下步骤在绝缘衬底上形成第一屏蔽层，所述第一屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用；在所述屏蔽层上形成面积小于所述屏蔽层的半导体层之后，通过向所述半导体层掺杂杂质，来形成源区和漏区，并且在所述源区和所述漏区之间形成沟道区；经由第一绝缘层，在所述沟道区上形成电荷积聚层；以及经由第二绝缘层，在所述电荷积聚层上形成第一栅。
19.根据权利要求18所述的非易失性半导体存储器制造方法，进一步包括步骤在形成所述第一栅之后，在所述第一栅之上形成第二屏蔽层，所述第二屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且所述第二屏蔽层的面积大于所述半导体层，以便覆盖在所述半导体层的直接上方的部分。
20.一种非易失性半导体存储器制造方法，包括以下步骤在绝缘衬底上形成半导体层，然后通过向所述半导体层掺杂杂质，来形成源区和漏区，并在所述源区和所述漏区之间形成沟道区；经由第一绝缘层，在所述沟道区上形成电荷积聚层；经由第二绝缘层，在所述电荷积聚层上形成第一栅；以及在所述第一栅之上形成屏蔽层，所述屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且所述屏蔽层的面积大于所述半导体层，以便覆盖在所述半导体层的直接上方的部分。
21.根据权利要求18至20的任何之一所述的非易失性半导体存储器制造方法，进一步包括步骤在所述第一屏蔽层和所述半导体层之间形成第二栅，所述第二栅经由第三绝缘层电连接到所述沟道区。
22.一种非易失性半导体存储器制造方法，包括以下步骤在绝缘衬底上形成屏蔽层，所述屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用；在所述屏蔽层上形成第一栅；经由第二绝缘层，在所述第一栅上形成电荷积聚层；形成第一绝缘层，以便覆盖所述电荷积聚层；以及在所述第一绝缘层上，形成面积小于所述屏蔽层的半导体层，然后通过向所述半导体层掺杂杂质，来形成源区和漏区，并且把所述电荷积聚层的直接上方的所述半导体层部分，形成为沟道区。
23.根据权利要求22所述的非易失性半导体存储器制造方法，进一步包括步骤形成第二屏蔽层，所述第二屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且所述第二屏蔽层的面积大于所述半导体层，以便覆盖所述半导体层的直接上方的部分。
24.一种非易失性半导体存储器制造方法，包括以下步骤在绝缘衬底上形成第一栅；经由第二绝缘层，在所述第一栅上形成电荷积聚层；形成第一绝缘层，以便覆盖所述电荷积聚层；在所述第一绝缘层上，形成面积小于所述屏蔽层的半导体层，然后通过向所述半导体层掺杂杂质，来形成源区和漏区，并且把所述电荷积聚层的直接上方的所述半导体层部分，形成为沟道区；以及形成第二屏蔽层，所述第二屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽作用，并且所述第二屏蔽层的面积大于所述半导体层，以便覆盖所述半导体层的直接上方的部分。
25.根据权利要求22至24的任何之一所述的非易失性半导体存储器制造方法，进一步包括步骤在所述第二屏蔽层和所述半导体层之间形成第二栅，所述第二栅经由第三绝缘层电连接到所述沟道区。
26.一种非易失性半导体存储器制造方法，包括以下步骤在绝缘衬底上形成半导体层，然后通过向所述半导体层掺杂杂质，来形成源区和漏区，并且把所述源区和所述漏区之间的区域形成为沟道区；经由第一绝缘层，在所述沟道区上形成电荷积聚层；以及经由第二绝缘层，在所述电荷积聚层上形成第一栅，其中，所述电荷积聚层和所述第一栅的至少之一被形成为具有大于所述半导体层的面积，以便覆盖在所述半导体层的直接上方的部分。
27.根据权利要求26所述的非易失性半导体存储器制造方法，进一步包括步骤在所述绝缘衬底和所述半导体层之间形成第二栅，所述第二栅经由第三绝缘层电连接到所述沟道区。
28.一种非易失性半导体存储器制造方法，包括以下步骤在绝缘衬底上形成第一栅；经由第二绝缘层，在所述第一栅上形成电荷积聚层；形成第一绝缘层，以便覆盖所述电荷积聚层；以及在所述第一绝缘层上形成半导体层，然后通过向所述半导体层掺杂杂质，来形成源区和漏区，并且把所述电荷积聚层的直接上方的所述半导体层部分，形成为沟道区，其中，所述电荷积聚层和所述第一栅的至少之一被形成为具有大于所述半导体层的面积，以便覆盖在所述半导体层的直接下方的部分。
29.根据权利要求28所述的非易失性半导体存储器制造方法，进一步包括步骤在所述沟道区上形成第二栅，所述第二栅经由第三绝缘层电连接到所述沟道区。
30.根据权利要求18、20、22、24、26和28的任何之一所述的非易失性半导体存储器制造方法，其中所述绝缘衬底是由玻璃或塑料形成的。
31.根据权利要求18、20、22、24、26和28的任何之一所述的非易失性半导体存储器制造方法，其进一步包括步骤通过准分子激光退火方法，或低温固态结晶化方法，来使所述半导体层结晶。
32.根据权利要求18、20、22、24、26和28的任何之一所述的非易失性半导体存储器制造方法，其中在600℃或更低的温度条件下执行所有步骤。
全文摘要
公开了一种非易失性半导体存储器及其制造方法，其中，至少在被形成在绝缘衬底上的存储晶体管的上方或下方，提供屏蔽层，该屏蔽层的面积大于该存储晶体管的半导体层的面积，并且该屏蔽层具有电磁波屏蔽作用或光屏蔽作用，或者具有电磁波屏蔽和光屏蔽两种作用，并且借助该屏蔽层，防止了电磁波或光进入半导体层。或者，使存储晶体管的栅和电荷积聚层的至少之一的区域面积大于半导体层，以防止电磁波或光通过该栅或电荷积聚层进入半导体层。
文档编号H01L29/788GK1652339SQ20051000670
公开日2005年8月10日 申请日期2005年2月2日 优先权日2004年2月4日
发明者是成贵弘, 世良贤二, 加纳博司 申请人:日本电气株式会社