专利名称：高密度半导体存储器单元和存储器阵列的制作方法
技术领域：
本发明涉及一种非易失性可编程半导体存储器，且更具体地涉及一种通过击穿晶体管栅氧化物来编程的单晶体管存储器单元，和结合了这种单元的存储器阵列。
背景技术：
非易失性存储器在移除电源时仍能保持存储的数据，其在许多不同类型的电子器件中是非常希望的。一种通常可获得类型的非易失性存储器是可编程只读存储器(“PROM”)，其利用诸如熔丝、反熔丝之类的字线/位线交叉点元件，和诸如浮栅雪崩注入金属氧化物半导体(“FAMOS”)晶体管的俘获电荷器件来存储逻辑信息。
在Reisinger等人的美国专利(专利号6,215,140)中公开了利用电容中二氧化硅层的击穿来存储数字数据的一种PROM单元的例子。Reisinger等人所公开的基本PROM使用氧化物电容和结二极管的一系列组合作为交叉点元件(术语“交叉点”指位线和字线的交叉点)。完好的电容代表逻辑值0，而电击穿电容代表逻辑值1。调整二氧化硅层的厚度来获得所需要的性能规范。二氧化硅的击穿电荷约为10C/cm2(库伦/cm2)。如果给厚度为10nm的电容电介质加上10伏的电压(获得的场强为10mV/cm)，就会有约1mA/cm2的电流流动。在10伏下，这就会导致大量时间用于对存储器单元编程。然而，为了减小在电击穿时出现的高的功率损失，更有利的是将电容的电介质设计得更薄。例如，具有电容电介质厚度为3至4nm的存储器单元结构可以在约1.5V工作。在该电压下，电容电介质仍不会击穿，因此1.5V足以从存储器单元读取数据。数据在例如5V下存储，在此情况下存储器单元结构中的一个单元束(cellstrand)可以在约1毫秒内完成编程。在这种情况下，每cm2电容电介质出现的能量损耗大约为50瓦(10库仑×5V)。如果要求的能量损耗约为0.5W，编程1千兆位存储器则需要约100秒。如果可容许的功耗更高，则完成编程相应地就可以更快一些。
某些类型的非易失性存储器能够反复编程和擦除。包括通常称为EPROM的可擦除可编程只读半导体存储器，和通常称为EEPROM的电可擦除可编程只读半导体存储器。用紫外光擦除EPROM存储器且用各种电压对EPROM存储器编程；而施加各种电压对EEPROM存储器进行擦除和编程。EPROM和EEPROM都有根据待存储其上的数据进行充电和放电的合适的结构，上述结构通常称为浮栅。浮栅上的电荷建立起器件的阈值电压，即VT，当读取存储器时读出上述电荷以确定在此所存储的数据。一般，在这些类型的存储器单元中都是致力于尽量减小栅氧化物应力。
通常所说的金属-氮化物-氧化物-硅(“MNOS”)器件的器件具有位于源极和漏极之间的硅中的沟道，且由包括二氧化硅层、氮化硅层和铝层的栅极结构覆盖。通过给栅极施加合适的电压脉冲MNOS器件可在两个阈值电压态VTH(高)和VTH(低)之间切换，这种切换致使电子在氧化物-氮化物栅(VTH(高))中被俘获，或者从氧化物-氧化物栅(VTH(低))中被驱赶出。而且，在这些类型的存储器单元中都是致力于尽量减小栅氧化物应力。
在Hoffman等人的美国专利(美国专利号4,037,243)中公开了利用一种栅控二极管的栅极上存储的电荷来存储逻辑0和1值的结击穿存储器单元。通过利用形成在栅控二极管的p型电极和栅极电极之间的电容在栅极上存储电荷。通过利用在由二氧化硅和氮化硅层代替二氧化硅形成的电容中的复合电介质来增强电荷存储。在栅控二极管的电极上施加的擦除电压使氧化物-氮化物界面表面填充有负电荷，该负电荷在擦除操作完成后仍被保持。该负界面电荷使栅控二极管即使在移除了擦除电压后也会在感应的结模式下工作。此后当读出栅控二极管时，其显示出沟道的场感应结击穿，且饱和电流流动。场感应结击穿电压低于冶金结击穿电压。然而，给栅控二极管的电极施加写电压会使二氧化硅/氮化硅界面填充以正电荷，该正电荷在写操作完成后仍被保持。此后在读取栅控二极管时，因为不存在沟道而使其不会被击穿。只有弱电流流动。读出不同的电流流动并表示不同的逻辑状态。
在用于制备各种类型非易失性存储器的各种工艺中的改进倾向落后于广泛使用的工艺，例如先进的CMOS逻辑工艺的改进。例如，为了制作高压产生电路所需要的各种特殊区域和结构、三阱、浮置栅、ONO层以及上述器件中通常看到的特殊源和漏结，诸如快闪EEPROM器件的器件工艺倾向于使用比标准的先进CMOS逻辑工艺多30％的掩模步骤。因此，快闪器件的工艺倾向于比标准的先进CMOS逻辑工艺落后一到两代，且每块晶片的成本贵30％左右。作为另一个例子，反熔丝的工艺必需适合于制作各种反熔丝结构和高压电路，因此同样倾向于比标准的先进CMOS逻辑工艺落后到一到两代。
一般，在金属-氧化物-硅(MOS)器件诸如电容和晶体管中使用的二氧化硅的制备要特别仔细。需要高度注意以确保在制造期间及随后的集成电路的正常工作期间二氧化硅层不受应力影响，从而获得所需要的器件特性且随时间的稳定。在Kuroda的美国专利No.5,241,200中公开了在制备期间仔细程度的一个例子，其公开了在晶片制备工艺期间使用扩散层和旁路来使字线中累积的电荷放电。避免这种电荷累积确保不会给栅绝缘膜加上大的电场，从而防止使用字线作为其栅布线时的晶体管特性变化和栅绝缘膜的退化和击穿。
在Tamura等人的美国专利No.6,249,472中公开了，为了避免在正常电路工作期间晶体管的二氧化硅层受应力的影响而在电路设计中所采取的仔细程度的例子。Tamura等人公开了在一个实施例中具有反熔丝与p沟道MOS晶体管串联、和在另一实施例中与n沟道MOS晶体管串联的反熔丝电路。虽然制备反熔丝不需要制备反熔丝电路通常所需要的附加膜制造工艺，但Tamura等人却摆出了另外的问题。当反熔丝短路时，串联的晶体管就暴露在足以击穿晶体管的二氧化硅层的高压下。Tamura等人公开了将另一晶体管添加到电路以避免第一晶体管暴露于击穿电位下。
以上资料通常显示出各个现有技术的存储器技术还存在缺点。
图1是根据本发明的一部分存储器阵列的电路示意图。
图2是图1表示的一部分存储器阵列的部分布局图。
图3是对应于图2的部分存储器阵列的集成电路结构的剖面图。
图4是表示图1-3的存储器单元工作的电压表。
图5是已经被编程的存储器单元的剖面图。
图6是已经被编程的存储器单元的示意电路图。
图7是一实验装置的剖面图。
图8是表示恒定电压应力对超薄栅氧化物作用的图。
图9是表示超薄栅氧化物的电流-电压特性随着退化进行的各个阶段的图。
图10是表示对于各种氧化物厚度的n沟道场效应晶体管(反型)上测量的、用半对数标度表示的63％分布下的击穿时间与栅极电压的关系图。
图11是表示在检测出连续击穿事件后测量的n型器件的电流-电压特性的图。
图12是依据本发明的可选实施例形成的部分存储器阵列的部分布局图。
图13是对应于图12的部分存储器阵列沿着线A-A’截取的集成电路结构的剖面图。
图14是对应于图12的部分存储器阵列沿着线B-B’截取的集成电路结构的剖面图。
图15是表示图12-14的存储器单元工作的电压表。
图16是根据本发明形成的存储器单元的一个实施例的剖面图。
图17是图16的存储器单元的示意电路图。
图18是表示图16的存储器单元工作的电压表。
图19是表示在形成图16的存储器单元的一个方法中，氮注入范围的顶视布局图。
图20-23示出用于形成图16的存储器单元的一个方法的剖面图。
图24-25示出用于形成图16的存储器单元的可选方法的剖面图。
图26-27示出用于形成本发明的存储器单元的可选方法的剖面图。
图28示出本发明的可选实施例的顶视图和剖面图。
图28A是使多晶硅位线的间距最小化的图28的可选实施例。
图29示出图28的实施例的工作表。
图30示出本发明的另一可选实施例的顶视图和剖面图。
图31示出具有N型多晶硅掺杂的本发明另一可选实施例的顶视图和剖面图。
图32示出图31的实施例的工作表。
图33是图28的存储器阵列的示意图。
具体实施例方式
通过给超薄电介质施加应力直至击穿(软击穿或硬击穿)来建立存储器单元的泄漏电流电平，使用具有构建在栅氧化物周围的数据存储元件的半导体存储器单元来存储信息。通过感测由单元汲取的电流来读取存储器单元。适合的超薄电介质是在晶体管中使用的约10-50厚或更薄的高质量栅氧化物，其通常可由当今可用的先进CMOS逻辑工艺得到。这种氧化物通常通过淀积、通过自硅有源区的氧化物生长或通过它们的一些组合形成。其它适合的电介质包括氧化物-氮化物-氧化物复合物、化合物氧化物等。
在下面的说明中，提供了大量的具体细节，以提供对本发明实施例的透彻理解。然而，相关领域的技术人员将认识到，在没有一个或多个具体细节的条件下，或采用其它方法、组件、材料等也能够实施本发明。换句话说，为了避免混淆本发明的某些方面，没有详细的示出或说明公知的结构、材料或操作。
整个说明书提到的“一个实施例”或“一实施例”指的是结合该实施例描述的具体部件、结构或特性包含于本发明的至少一个实施例中。因此，在整个说明书中各处出现的“在一个实施例中”或“在一实施例中”等短语不必全部指同一个实施例。而且，可以在一个或多个实施例中以任何合适的方式组合具体的部件、结构或特征。
本发明涉及由本发明人开发的并受让给与本发明相同的受让人的基于其它类型的栅氧化物击穿的非易失性存储器设计。于2001年9月18日提交的标题为“SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAYUSING A BREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC”的美国专利申请序列号No.09/955,641、于2001年12月17日提交的标题为“SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAY USING ABREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC”的美国专利申请序列号No.10/024,327、于2001年10月17日提交的标题为“SMARTCARD HAVING NON-VOLATILE MEMORY FORMED FROM LOGIC PROCESS”的美国专利申请序列号No.09/982,034和2001年10月17日提交的标题为“REPROGRAMMABLE NON-VOLATILE OXIDE MEMORY FORMED FROMLOGIC PROCESS”的美国专利申请序列号No.09/982,314中示出了实例，其每一个都被并入这里作为参考。然而，在上述的各个存储器单元中，单元尺寸相对大。本发明提供了小得多的单元尺寸，由此可以实现更高的密度。
图1示出根据本发明形成的存储器阵列100的例子。存储器阵列100为3行乘以4列的阵列，然而可以理解该阵列可以为任意的尺寸。存储器阵列100包括12个存储器单元102，其每一个包括MOS晶体管104。例如，在第一行R1和第一列C1的交叉点处的存储器单元102包括MOS晶体管104，其栅极连接至列线C1(这里也称为“位线”或“列位线”)，其源极连接至行线R1(这里也称为“字线”或“行字线”)，且其漏极保持浮置地连接至邻近的存储器单元102的漏极。可选地，如以下将看到的，由于没有电流通过漏极，所以在使用浅沟槽隔离(STI)来隔离两个存储器单元的情况下，相邻器件的漏极无需被连接。
如以下将看到的，在编程步骤期间，将相对大的电压施加到选中列的晶体管102的栅极(经由位线Cx，其中x＝1-M，且M是总列数)，以击穿晶体管12的栅氧化物。在一个实施例中，图1中示出的其它存储器单元102也由在列位线Cx和行字线Ry的交叉点处的同样的晶体管102形成，其中y＝1-N，且N是总列数。
晶体管102用作图1的存储器阵列100中的数据存储元件是有利的，因为可以使用许多的常规CMOS工艺制造晶体管，仅利用一次多晶硅淀积步骤，而不需为其添加任何掩模步骤。相比之下，“浮栅”型快闪存储器至少需要两个多晶硅层。而且，随着现今技术的发展，晶体管的尺寸可以制作得非常小。例如，现行的0.18微米、0.13微米和更小线宽的工艺将大大增加快闪存储器的密度。
尽管只示出了4×3的存储器阵列100，但实际上当例如使用先进的0.13μm CMOS逻辑工艺制备时，这种存储器阵列包含约一千兆比特量级或更多的存储器单元。随着CMOS逻辑工艺进一步的提高，将实现更大的存储器。存储器阵列100实际上被组织成字节和页以及冗余行(未示出)，其可以以任何希望的方式进行。许多合适的存储器组织结构是本领域公知的。
图2示出了一部分存储器阵列100的局部布局图200，图3表示了说明性的MOS集成电路300的剖面，示出与根据图2的布局图由晶体管104形成的存储单元102相对应的其主要结构方面。图2的布局图适合于先进的CMOS逻辑工艺。术语MOS通常理解为适合于任何的栅极材料，包括掺杂的多晶硅和其它良导体以及各种不同类型的栅电介质，并不限于二氧化硅，且该术语在此就是如此使用的。例如，电介质可以是任何类型的电介质，诸如氧化物或氮化物，其在施加了一段时间的电压后就会发生硬击穿或软击穿。在一个实施例中，使用了大约50埃(0.25μm工艺为50，0.18μm工艺为30，0.13μm工艺为20，0.09μm工艺为16)厚的热生长栅氧化硅。
优选，存储器阵列100采用栅格方式布局，其中诸如C1、C2、C3和C4的列线与诸如R1、R2、R3和R4的行线以及晶体管104的扩散源区和漏区正交。采用以下方式，在p阱有源区302中形成在行线R1和列线C1的交叉点处的晶体管104。
通过淀积或热氧化形成超薄栅氧化物层304。然后淀积和掺杂多晶硅层，其是使用包含用于列位线C1、C2、C3和C4的图形的栅掩模来构图的，其也用作晶体管104的栅极310。可选地，列位线可以是通过列位线段连接至晶体管的栅极310的分离结构。通过常规工艺步骤(注入、间隔和n+源/漏极注入)形成各种源区和漏区，形成了n+源区306和n+漏区308。重要地，应当注意的是，用于晶体管104的多晶硅栅极310不应与n+源/漏区交迭。因此，不采用轻掺杂漏结构。如下所述，通过不使多晶硅栅极310与n+源/漏区交迭或接近，在编程期间，多晶硅栅极将不会直接与n+源/漏区短路。
而且，形成到n+源/漏区306的接触(也称为行字线段)，以与行线Ry连接。行线Ry由随后要蚀刻的金属淀积形成。而且，在多晶硅层之上淀积层间电介质(未示出)。因此，将金属行线Ry连接至n+源区306的接触通孔形成在层间电介质内。
现在，参考图4中示出的说明性电压来解释存储器阵列100的工作。将会理解，电压是说明性的，在不同的应用中或当使用不同的工艺技术时可能使用不同的电压。在编程期间，存储器阵列100中的各个存储器单元暴露于四种可能的编程电压组合之一，其示于图4的行401、403、405和407上。读取电压示于行409、411、413和415上。假定选择存储器单元102用于编程并且存储器单元102位于R1和C1的交叉点处。选择的存储单元102称为处在选择的行和选择的列(“SR/SC”)处。如行401所示，在选择的字线R1上的电压(表示为V字线或“字线上的电压”)为0伏，在位线C1上的电压(表示为V位线或“位线上的电压”)是编程电压(Vpp)，在该情况下为8伏。因此，晶体管104的栅极(位线C1)和晶体管104的源极(字线R1)两端的电压为8伏。晶体管104的栅氧化物304被设计为在此电位差下击穿，其对该存储器单元编程。在编程期间，电压电位击穿了栅氧化物，并导致泄漏电流经过栅氧化物流入下方的衬底中，且大部分被连接至地的N+源/漏极收集。而且，其结果在于，在晶体管104的n+源区306和n+漏区308之间的p阱302中形成了被编程的n+区501(见图5)。
可以理解，所施加电压的精确幅度取决于栅氧化物的厚度和其它因素。因此，例如，对于0.13微米CMOS工艺，栅氧化物通常较薄，由此需要在选择的字线和选择的位线之间较低的电压差。在一个实施例中，当使用0.13微米CMOS工艺时，位线C1和未选择的字线具有4.5伏的电压，未选择的位线R1具有0与1.2伏之间的电压。
在R1和C1为选择的行和列时，考虑对位于选择的行和未选择的列(“SR/UC”)的交叉点处的存储器单元102的影响，例如R1和C2。如行405上所示，字线R1上的电压为0伏，未选择的位线C2上的电压为0或浮置。这导致晶体管104的栅氧化物304两端相对低的电位差，其不足以击穿交叉点处的晶体管104的栅氧化物。在这些条件下，存储器单元102不进行编程。
在R1和C1为选择的行和列时，考虑对位于选择的列和未选择的行(“UR/SC”)的交叉点处的存储器单元102的影响，例如R2和C1。如行403上所示，未选择的字线R2上的电压为浮置或Vpp，位线C1上的电压为Vpp(本例中为8伏)。这导致晶体管104的栅氧化物304两端相对低的电位差。在这些条件下，存储器单元102不进行编程。
在R1和C1为选择的行和列时，考虑对位于未选择的列和未选择的行(“UR/UC”)的交叉点处的存储器单元102的影响，例如R2和C2。如行407上所示，未选择的字线R2上的电压为浮置或Vpp，未选择的位线C2上的电压为0伏或浮置。这导致晶体管104的栅极304和N+源/漏极两端负的电位差。由于N+源/漏极是正的且栅极是负的，所以在源/漏极上更高的电压将不会在栅极下方通过，结果在这些条件下存储器单元102不进行编程。而且，在未选择的字线上的电压将被偏置为中间电压，诸如2V至6V，以防止单元被编程。然而，已编程单元将导致从选择的位线到未选择的字线的泄漏电流。如果未选择的位线为浮置，则泄漏电流将对其充电，其导致位线中电压上升。通过将未选择的字线Rx偏置为Vpp，我们可以防止这种泄漏，并因此能够减少通过已编程单元对选择的位线的充电时间。
在通过击穿栅氧化物304实现对存储器单元102编程后，改变了单元102的物理性能。转到图5，存储器单元102的晶体管104已被编程。在编程期间，在晶体管104的栅极下面形成被编程的n+区501。随着电流(在编程过程期间)穿过栅氧化物304并堆积在衬底中(p阱302)，形成了该编程的n+区501。
尽管在图3中难以看清，如以上所提到的，晶体管104的多晶硅栅极310不应与n+源/漏区306和308垂直交迭。实际上，例如借助使用CMOS LDD间隔层，在栅极310和n+源区306以及n+漏区308之间横向地分离应当足以防止编程期间的短路。如图3中所示，这种横向分离表示为横向距离D。在一个实施例中，该横向距离D在0.02微米至0.08微米之间，如通过CMOS逻辑器件中的LDD电介质间隔层来规定。通过不使多晶硅栅极与n+源/漏区交迭或接近，在编程期间，多晶硅栅极将不会直接与n+源/漏区短路。代替的是，形成了编程的n+区501。而且，可以采用另外的方法来避免栅极310和n+区306和308之间的短路。仅举一个例子，在栅极多晶蚀刻后，通过多晶栅极侧壁氧化可以使接近n+区306和308的栅氧化物制作得更厚。应当理解，其它方法也是合适的。
可以在图6中以示意的形式看到图5中被编程的存储器单元。对存储器单元进行编程的结果是形成了两个栅控二极管601和603。栅控二极管601和603防止电流从字线Ry流到位线Cx。然而，由于正栅极偏压能够诱发n+反型，所以在读操作期间允许电流从位线Cx流到字线Ry，其可以产生到N+源/漏区的连接。
按以下方式读取存储器阵列100。将读选择电压VRD(例如1.8伏)加在选择的列位线(“SC”)上，将0伏的读选择电压加在选择的行字线(“SR”)上。注意到，这些电压用于典型的0.18微米CMOS工艺。通常，较低的电压将用于较小的更先进的CMOS工艺。例如，对于0.13微米CMOS工艺，在选择的列位线上的读选择电压可以是大约1.2伏。
假设R1和C1是选择的行和列(“SC/SR”)以及在交叉点处的存储器单元被编程。如行409上所示，经由位线C1将1.8伏(读选择电压)加到晶体管104的栅极，经由字线R1将0伏加到源极。这导致电流从位线C1，穿过晶体管104的栅氧化物，并穿过接地为零的字线R1流出。通过检测位线上的电流，可以断定存储器单元102是否被编程。如果存储器单元102没有被编程，则将没有电流流动，其表示存储器单元没有被编程。
在R1和C1为用于读操作选择的行和列时，考虑对位于选择的列和未选择的行(“UR/SC”)的交叉点处的存储单元102的影响，例如R2和C1。如线411上所示，1.8伏加在选择的位线C1上，源极经由未选择字线R2保持为浮置或VRD。在晶体管的两端没有电压电位且没有电流流动，其表示存储器单元没有被编程。通过将未选择的字线R2偏置为VRD，可以减少通过被编程的单元对选择的位线充电的时间。这是因为如果未选择的字线处于浮置，则通过被编程的单元由选择的位将其充电将花费一些时间。
在R1和C1为用于读操作选择的行和列时，考虑对位于未选择的列和选择的行(“SR/UC”)的交叉点处的存储器单元102的影响，例如R1和C2。如线413上所示，0伏加在未选择的位线C2上，0伏经由选择的字线R1加到源极上。在晶体管的两端没有电压电位且没有电流流动，其表示存储器单元没有被编程。
在R1和C1为用于读操作选择的行和列时，考虑对位于未选择的列和未选择的行(“UR/UC”)的交叉点处的存储器单元102的影响，例如R2和C2。如线415上所示，0伏加在未选择的位线C2上，源极经由未选择的字线R2保持为浮置或VRD。即使对于以前被编程的单元，该编程的单元作用类似于反向偏置的二极管，因而没有电流从未选择的字线(1.8V)到未选择的位线(0V)，其表示该存储器单元没有被编程。
因此，如上所看到的，在读周期期间，没有电流被位于具有未选择的行或未选择的列的交叉点处的存储单元所汲取。注意到，未选择的字线可以保持浮置。该实施例将倾向于减少穿过字线的泄漏电流，以及允许使用较小的字线驱动器，由此节省了集成电路空间。
此外，在可选择的实施例中，在未选择的字线或从选择的字线经由以前被编程的单元、或经由字线驱动器从而被充电到Vpp的情况下，为了增加n+源/漏结击穿电压和减少结泄漏，可以使用高能量、低剂量的n+离子注入。注入可以是来自常规CMOS工艺的标准n+静电放电保护注入或其它现行的注入步骤，因此仍保持在标准CMOS逻辑工艺内。不过，在其它实施例中，可以添加特殊的注入步骤来优化注入。
在图12-14中标出了本发明的可选实施例。在图15中示出了这种可选实施例的工作条件表。在图12的可选实施例中，行字线R1和R2由如图2中的实施例中示出的金属淀积形成。代替地，行字线R1和R2以及通常所有的行字线RY，都由衬底中形成的掩埋n+层形成。因此，掩埋的n+层取代了上述的金属字线。正因如此，就不需连接行字线RY到N+源区306的金属接触。一般来说，这就允许存储阵列更高密度的集成。
为了清楚起见，应当注意到，示出了形成图12的行字线R1和R2的掩埋N+层，而在图12的顶视图中没有示出N+源区306和n+漏区308。
图13是沿着图12的线A-A’截取的硅衬底的剖面图。掩埋N+层1301恰好形成在N+源区306和N+漏区308的下方。实际上，N+源区306与掩埋的N+层1301电接触。因此，掩埋的n+层1301取代了图2的金属行线Ry。另外，n+漏区308也与掩埋的N+层1301相接触。
图14示出了沿着图12的线B-B’截取的衬底的剖面图。在该实施例中，浅沟槽隔离(“STI”)1401用于分离和隔离存储器单元。示出了在衬底的表面下掩埋n+层1301，但仍被浅沟槽隔离1401隔开。
形成掩埋的n+层1301将需要附加的掩蔽和注入步骤。在一个实施例中，为了限制深亚微米工艺中的扩散层厚度，砷可以用作掺杂剂代替磷。在薄栅氧化物层和/或多晶硅淀积形成之前或之后，可以使用高能量离子注入形成掩埋的n+层1301。可选地，可以使用外延淀积技术淀积掩埋的n+层1301。而且，为了与CMOS逻辑工艺相兼容，轻掺杂的P型注入与逻辑NMOS阈值电压Vt注入相同。
与图2中示出的实施例相比，由于相对于金属和接触通孔设计以光刻步骤可以实现较小的临界尺寸，因此掩埋的n+层1301可以减少存储器阵列的尺寸达50％或更多。
最后，图15示出了图12-14的实施例的工作条件表。对于32埃的栅氧化物厚度编程电压Vpp为大约8-9伏，或对于20埃的栅氧化物编程电压为5-6伏。通常，VDD是输入/输出电压且约为3.3伏或2.5伏的量级。0.18微米工艺时VCC的电源电压通常为1.8伏，0.13微米工艺时为1.2伏。如你所见，为了形成编程和读取功能，使用的电压可以有一个范围。同样注意到，在行405和407(对于未选择的列)处，在列位线V位线上的电压小于0.5伏。如果未选择的列位线大于0.5伏(换句话说为Vt)，沿着共用列位线的先前已编程单元将具有经过已编程单元的大泄漏电流。通过将V位线限定到Vt以下，可以减少或消除这种泄漏电流。
在不同于阵列100中示出的存储器单元102的环境中进行的氧化物击穿的各种研究表明了用于击穿超薄栅氧化物和建立击穿可控的合适的电压电平。当超薄栅氧化物受到电压感应的应力时，栅氧化物中出现击穿。虽然导致栅氧化物本征击穿的确切机制还不清楚，但击穿过程是通过软击穿(“SBD”)阶段到硬击穿(“HBD”)阶段的渐进过程。一种击穿原因被认为是氧化物缺陷位置。这些缺陷位置可以单元起作用引起击穿，或可以俘获电荷且由此导致局部的高电场和电流，以及引起热逃逸的正反馈条件。引起较少氧化物缺陷的改进制造工艺减少了这种类型击穿的出现。击穿的另一原因被认为是在各个位置处电子和空穴俘获，即使在无缺陷氧化物中，其也会引起热逃逸。
Rasras等人进行了载流子分离实验，其表明在正的栅偏压下，衬底中的电子的碰撞电离是衬底空穴电流的主要来源。Mahmoud Rasras，Ingrid De Wolf，Guido Groeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Origin after Oxide Breakdown，IEDM00-537，2000。在其中涉及沟道反型的方案中对超薄氧化物进行了恒压应力实验，表明SBD和HBD都可以用于存储数据，通过控制栅氧化物存储元件经受应力的时间就可以获得所需的SBD和HBD程度。图7示出表示该实验装置的示意剖面图。在图8的图表中示出了恒压应力对超薄栅氧化物的影响，其中x轴是以秒计的时间，y轴是对数形式的安培表示的电流。图8示出在恒压应力下软击穿和硬击穿前后测量的栅极和衬底空穴电流。对于大致12.5秒的时间，总电流基本上恒定且主要为如通过Ig测量的电子电流。认为泄漏起因于Fowordlineer-Nordhein(“FN”)隧穿和应力感应的泄漏电流(“SILC”)。在大约12.5秒处，观察到测量的衬底空穴电流中大的跳跃，其是软击穿(“SBD”)开始的信号。从大约12.5秒到大约19秒，在这一新的电平处总电流基本上保持恒定，虽然在衬底电流中有一些波动。在大约19秒处，电子电流和衬底空穴电流二者中大的跳跃表明硬击穿(“HBD”)的开始。图8示出通过控制栅氧化物存储元件经受应力的时间，可以获得所希望的SBD或HBD的程度。
Sune等人研究了超薄二氧化硅膜中的后SBD传导。Jordi Sune，Enrique Miranda，Post Soft Breakdown Conduction in SiO2 GateOxide，IEDM 00-533，2000。在图9中示出了超薄栅氧化物随着退化进行的电流-电压(“I-V”)特性中的各个阶段，其中x轴是以伏特计的电压，y轴是以安培表示的对数形式的电流。图9示出可以使用宽范围的电压对栅氧化物存储元件编程，和可以使用SBD或HBD来在栅氧化物存储元件中存储信息。还包括示出了从SBD到HBD演变的几个后击穿I-V特性。在SBD和HBD处以及在这两个极端之间的中间情形下产生的泄漏电流量与大约2.5伏到6伏的范围中的电压幅度大致成线性关系。
Wu等人研究了超薄氧化物的电压依赖于电压加速的关系。E.Y.Wuet al.，Voltage-Dependent Voltage-Acceleration of OxideBreakdown for Ultra-Thin Oxides，IEDM 00-541，2000。图10是在所测量的氧化物厚度从2.3nm到5.0nm变化的n沟道FET(反型)的半对数坐标下，63％分布处的击穿时间对栅电压的图表。分布总的来说是一致的且是线性的，而且表示这种过程是可控的。
Miranda等人在检测到连续击穿事件后，测量了具有3nm氧化物厚度和6.4×10-5cm2面积的nMOSFET器件的I-V特性。Miranda et al.，“Analytic Modeling of Leakage Current Through MultipleBreakdown Paths in SiO2Films”，IEEE 39thAnnual InternationalReliability Physics Symposium，Orlando，FL，2001，pp 367-379。图11表示对应于线性区的这些结果，其中“N”是导电沟道数。这些结果是非常线性的，表明通路基本上是阻性的。
在上述的实施例中，通常n型轻掺杂漏(NLDD)注入被阻断，以避免使栅与源/漏极N+扩散交迭(参见图3和间距D)。这就在已编程单元中的字线N+S/D扩散和位线多晶硅栅之间生成了反向二极管。这导致在未选择字线(在浮置的字线由在Vpp处选择的位线经过已编程单元充电的情况下，偏置为Vdd或更高)到未选择位线(0伏偏置或浮置)之间的漏电流减少。
在图1-6和12-15中示出的结构中，栅氧化物击穿点在接近字线N+扩散区的栅边缘附近(参见图5)。从字线N+扩散区到氧化物击穿点的穿通电压相对较低，因此反向二极管对防止从未选择字线到未选择位线的泄漏电流没有效果。由于若干原因，这是不希望的。
因此，依照本发明，使接近浮置的N+扩散区的栅氧化物比接近字线N+扩散区的栅氧化物更容易被击穿。而这可以通过许多方法实现，其中描述了两个独立的方法(1)使浮置N+扩散区附近的栅氧化物比字线N+扩散区附近的栅氧化物更薄(下面示出用于以两个具体实施例实现的各种方法)；或(2)通过注入损伤浮置N+扩散区附近的栅氧化物，以使栅氧化物更容易击穿。可以理解，本发明主要致力于在浮置N+扩散区有较低的击穿电压，并且任何现行或将来开发的以此为目的的制造或结构都在本发明的范围内。
在一个实施例中，如参见图16，为了移动栅氧化物断裂点远离字线N+扩散区处的栅边缘，可以将浮置N+源(扩散)区一侧的栅氧化物制作得更薄(可选方案1)。浮置N+扩散区连接同一字线上相邻的两个单元。可选地，栅氧化物可以在字线N+区附近的栅极侧制作得更薄(可选方案2)。注意到，本发明可很容易扩展到PMOS器件，其中PMOS器件形成在N阱的内部。
使用这种不同的栅氧化物MOS器件的存储器单元具有以下优点1.由氧化物击穿的编程单元通常优选发生于栅的浮置源区一侧。
2.这在已编程单元的漏极(字线接触)和多晶硅栅极(位线)之间提供了坚固的反向二极管。
3.与均匀的栅氧化物单元相比，由此大大改善了反向二极管穿通电压，其中栅氧化物击穿会出现在漏极侧附近(引起反向二极管的低穿通电压)。
4.该编程电压将减小(降到3.5-5V)，因为源极侧栅氧化物厚度比标准栅氧化物薄的多，其一般需要6至6.5V来编程。
图17说明不同氧化物1T存储器单元的等效电路图。图18示出一个实施例的单元工作偏置电压。有几种技术可用于形成上述不同的栅氧化物，以下描述其中两种。
可选方案1在栅极的一侧上使用氮(N2)注入(或可以减少硅氧化速率的其它注入种类)以生成不同的栅氧化物厚度。然而，通过这种方法产生的不同栅氧化物不是自对准的。
如图19和20所示，在P阱和沟道Vt注入后，使用光掩模在将生长较薄的栅氧化物的硅区中进行选择的氮注入。
接下来转到图21，移除后注入光掩模，进行栅氧化预清洗步骤，并进行一般的栅氧化以在非氮注入区上生长20(对于0.13μm类的工艺)。同时，在氮注入的硅区中将生长10至15较薄的栅氧化物。
转到图22，在栅多晶硅淀积和多晶硅栅蚀刻后，接着进行NLDD注入和N+S/D注入。最后，如图所示，形成在源和漏上具有不同栅氧化物厚度的NMOS存储器单元。
最后，转到图23，在到达字线扩散(字线)和多晶硅位线(位线)的接触连接后，形成具有不同栅氧化物NMOS器件的存储器单元。
在可选方法(可选方案2)中，在漏极侧上使用各向同性的蚀刻，接着进行氧化。通过上述方法产生的不同栅氧化物是自对准的。具体地，如图24所示，在栅多晶硅蚀刻后，使用光致抗蚀剂覆盖源极侧，且进行各向同性蚀刻(通常为湿法刻蚀)以在漏极(字线)侧栅氧化物上产生底切(undercut)。
接下来，如图25所示，移除光致抗蚀剂并进行氧化步骤以填充底切栅极，因此在漏极(字线)侧上制作更厚的栅氧化物。接着进行常规的NLDD注入、间隔物淀积、间隔物蚀刻和S/D注入。
以上两种方法描述了相对于晶体管源极和漏极以位置为基础使栅氧化物的厚度不同。这样做是为了使更接近浮置N+扩散区的栅氧化物有较低的击穿电压。实现同一任务的另一方法是，通过例如重离子注入来损伤更接近浮置N+扩散区的栅氧化物。
具体地，另一方法是注入诸如As+的重离子，来选择性地损伤栅氧化物，以使其氧化物击穿电压比一般栅氧化物更低。这也是自对准工艺。例如，如图26所示，在栅多晶硅蚀刻后，使用光致抗蚀剂来覆盖漏极侧。然后，对浮置的源极侧进行有角度的(15～60度，2向或4向旋转注入)As+注入。如图27所示，下一步是移除光致抗蚀剂并进行常规的LDD注入、间隔物淀积、间隔物蚀刻和S/D注入。
总线上述的实施例，图12-15的掩埋的N+层实施例需要特殊的(且经常为复杂的)注入工艺。为了消除与字线的接触，使用注入以在表面沟道下方产生掩埋的N+层连接。图16-27的可变栅氧化物击穿实施例需要附加和特殊的工艺步骤来制作可变的Gox。
在图28中示出的再一可选实施例中，使用表面N+扩散来代替深掩埋的N+层。注意到，此处使用的术语扩散指的是包含由注入或扩散工艺形成的掺杂区域。可以使用具有一个附加掩模和注入步骤的标准CMOS工艺流程制造该实施例。氧化物击穿后，可以接着形成PN结二极管。
如图28所示，就表面N+字线代替传统的N阱而言，现在晶体管与PMOS晶体管相似。然而注意到，N+字线2801是通过浅沟槽隔离来隔离的。在衬底的表面处(通过扩散或注入)形成表面级N+字线2801。例如，可以在栅氧化之前进行As+(或任何其它的n型掺杂剂)扩散。可选地，如果使用注入，在栅氧化之前或之后或甚至在多晶硅栅淀积之后可以注入As+，以形成N+字线2801。
在衬底中形成N+字线2801并完成栅氧化工艺后，在栅氧化物之上形成多晶硅层。然后常规地蚀刻多晶硅层以形成位线2803。然后，诸如例如通过使用自对准注入步骤还形成附属的(也就是不必要的)P+S/D区2805。作为该注入的一部分，注入形成晶体管栅极的多晶硅层并变为P+型多晶硅。这种实现是与标准CMOS逻辑工艺兼容的，且节省了附加的掩模和注入步骤。然而，这种实现也会引起不必要的附属的P+源/漏极掺杂。
应当注意到，N+字线2801应当比P+S/D区2805深，以确保N+字线2801的良好导电性。然而，为了防止相邻位线之间穿过浅沟槽隔离(STI)的低穿通泄漏，N+字线不能太深。
为了使附属的P+源/漏极掺杂阻碍掩埋的N+连接的影响减到最小，相邻多晶硅线之间的间隔可以制作得尽可能小。通过如此掺杂，轻掺杂漏(LDD)间隔层将彼此接近，以有效地最小化或甚至消除P+源/漏极注入。这样的例子示于图28A中。然而，如图33所示，N+字线周期性地诸如每64列与存储器阵列接触。
存储器阵列的工作情况示出于图29的表中。编程电压(Vpp)是在位线和字线之间必要的电压，以便足以穿通或电击穿栅氧化物。因为编程电压是字线上的电压(Vwp)和位线上的电压(Vbp)之间的差，所以电压的各种组合可以分布在位线和字线之间。
在一个实施例中，对于GOX＝32(0.18μm工艺)，Vpp＝|Vwp-Vbp|＝7～10V，或对于GOX＝20(0.13μm工艺)为5～7V。在一个实施例中，Vwp＝0～Vpp且Vwp可以便利地设置为Vdd。Vbp可以在-Vpp～+Vpp的范围内。Vrd是读取电压，其在Vcc至Vdd之间。对于0.18μm工艺，Vcc＝1.8V，且对于0.13μm工艺为1.2V。Vdd为I/O电压(3.3V或2.5V)。
在图30中示出一可选实施例。在该实施例中，没有形成源区和漏区。在多晶硅蚀刻之前，在具有对于P+多晶硅或N+多晶硅的选择掺杂(诸如淀积期间、或多晶硅淀积和掺杂后的注入掺杂)的CMOS工艺的情况下，很可能实现该实施例。在这种情况下，关于P+S/D掺杂阻碍N+字线的关心不再是问题。这将得到如图30所示的器件结构。因此，在该实施例中，该结构仅仅是在掩埋的字线上方交叉多晶硅位线。工作原理与图29中示出的大致相同。
以上思想能够很容易地引申到N+多晶硅/栅氧化物/P+字线的实施例。在这种实施例中，仅仅将掺杂的类型颠倒，具有行成于N阱中的阵列。具体地，如图31所示，首先在衬底中形成N阱3101。然后，将诸如硼的p型掺杂剂引入到N阱中以形成P+字线3103。可以在栅氧化前或后、或甚至在多晶硅淀积后，进行p型掺杂。
在衬底中形成P+字线3103且完成栅氧化工艺后，在栅氧化物之上形成多晶硅层。然后，常规地蚀刻多晶硅层以形成位线3105。接着，诸如例如通过使用自对准注入步骤，形成N+S/D区3107。作为该注入的一部分，形成晶体管棚极的多晶硅层也被注入并变为N+型多晶硅。
应当注意到，P+字线3101应当比N+S/D区3107更深，以确保P+字线3103的良好导电性。然而，为了防止相邻位线之间穿过浅沟槽隔离(STI)的低穿通泄漏，P+字线不能太深。
而且，在该实施例中，不需形成源区和漏区。在多晶硅蚀刻之前，在具有对于N+多晶硅的选择掺杂(诸如多晶硅淀积期间、或多晶硅淀积后的注入掺杂)的CMOS工艺的情况下，很可能实现该实施例。在这种情况下，有关N+S/D掺杂阻碍P+字线的关心不再是问题。
存储器阵列工作情况示于图32的表中。编程电压Vpp可以在位线和字线之间分开。对于GOX＝32(0.18μm工艺)，Vpp＝|Vbp-Vwp|＝7～10V，或对于GOX＝20(0.13μm)为5～7V。Vbp可以在-Vpp～+Vpp的范围内，且Vwp可以是在0～Vpp的范围内，或便利地设置为Vdd。Vrd是读取电压，其在Vcc至Vdd之间。Vdd为3.3V或2.5V的I/O电压。对于0.18μm工艺，Vcc＝1.8V，且对于0.13μm工艺为1.2V。
图28-32中示出的实施例提供了有利的特性。例如(1)使用仅具有一个附加的掩埋N+或P+掩模和注入的标准CMOS工艺，可以构造由尺寸为4F^2(其中F是最小特征尺寸)的单元构成的栅氧化反熔丝存储器单元阵列。
(2)单元由P+多晶硅/Gox/N+字线/P阱或N+多晶硅/Gox/P+字线/N阱/P衬底的结构构造。可以通过标准STI或其它隔离方法来隔离掩埋的扩散字线。
(3)通过反掺杂的多晶硅线和掩埋的扩散线来构造位线和字线。
(4)通过以两种极性将Vpp加在单元栅氧化物两端，可以选择性地对单元阵列编程。在编程Gox击穿后，在多晶硅和掩埋的扩散线之间形成P-N结二极管。
(5)通过将正电压加到PN结二极管的P端，可以选择性地读取已被编程的单元，使得二极管正向偏置从而形成感测电流。
(6)编程电压Vpp可以在位线和字线之间分配，从而能够降低位线或字线上的编程电压。
注意到，此处描述的存储器单元中使用的晶体管，多数情况为一般具有例如超薄栅氧化厚度的低电压逻辑晶体管，该厚度对于0.25μm工艺约为50的量级，或对于0.13μm约为20的量级。这种超薄栅氧化物两端的电压在编程时可能暂时地比Vcc高很多，对于以0.25μm工艺制造的集成电路其通常为2.5伏，对于以0.13μm工艺制造的集成电路为1.2伏。这种超薄氧化物在没有晶体管性能的显著退化时通常可以耐受高达4或5伏。
这里所述的本发明的描述和其应用是说明性的，并不是要限制本发明的范围。可以进行这里公开的实施例的变化和修改，实施例的各种元件的实际替换物和等价品对于本领域普通技术人员是公知的。例如，在各个例子中提出的各种电压仅是说明性的，因为人们在一个电压范围中选择精确的电压有一些分歧，且在任何情况下电压都与器件特性有关。术语行字线和列位线用于描述在存储器中通常使用的线的类型，但一些存储器可以有另外的叫法。而且，各种掺杂类型可以反型，以便上述的n沟道晶体管可以用p沟道晶体管代替。在这种情况下，p沟道晶体管将在大的n阱中形成，且可以使用掩埋的p+层。在不脱离本发明的范围和精神的条件下，可以对这里公开的实施例进行这些和其它的变形和修改。
权利要求
1.一种可编程存储器单元，形成于p型半导体衬底中，并用于具有列位线和行字线的存储器阵列中，该存储器单元包括晶体管，具有p+掺杂的栅极、在该栅极和所述衬底上方之间的栅电介质；以及其中晶体管的第二p+掺杂的半导体区连接到所述的行字线中之一，且其中所述的行字线通过在所述半导体衬底的表面附近的n型区形成。
2.如权利要求1的存储器单元，其中所述栅极由所述列位线中之一形成。
3.如权利要求1的存储器单元，其中当所述存储器单元已被编程时，所述存储器单元进一步包括在沟道区中的所述衬底中形成的被编程的掺杂区。
4.一种可编程存储器单元，形成于n型阱中，并用于在具有列位线和行字线的存储器阵列中，该存储器单元包括晶体管，具有p+掺杂的栅极、在该栅极和衬底上方之间的栅电介质；以及其中晶体管的第二n+掺杂的半导体区连接到所述的行字线中之一，且其中所述的行字线通过在所述n型阱的表面附近的p型区形成。
5.如权利要求4的存储器单元，其中所述的栅极由所述列位线中之一形成。
6.如权利要求4的存储器单元，其中当所述存储器单元已被编程时，所述存储器单元进一步包括在沟道区中的所述衬底中形成的被编程的掺杂区。
7.如权利要求4的存储器单元，其中所述n型阱由n型衬底代替。
8.一种可编程存储器单元，形成于p型半导体衬底中，并用于存储器阵列中，包括由p+掺杂的多晶硅形成的多条列位线，在多条列位线和所述衬底上方之间的电介质；以及多条行字线，由所述半导体衬底表面附近的n型区形成，并与所述列位线相交，但由所述的电介质隔开，其中所述的存储器单元中之一位于所述列位线中之一和所述行字线中之一的交叉点处。
9.如权利要求8的存储器单元，其中当所述存储器单元已被编程时，所述存储器单元进一步包括在所述衬底中形成的被编程的掺杂区。
10.如权利要求8的存储器单元，其中所述电介质是氧化物。
11.一种可编程存储器单元，形成于n型阱中，并用于存储器阵列中，包括由n+掺杂的多晶硅形成的多条列位线，在多条列位线和衬底上方之间的电介质；以及多条行字线，由所述n型阱表面附近的p型区形成，并与所述列位线相交，但通过所述电介质隔开，其中所述的存储器单元中之一位于所述列位线中之一和所述行位线中之一的交叉点处。
12.如权利要求11的存储器单元，其中当所述存储器单元已被编程时，所述存储器单元进一步包括在所述衬底中形成的被编程的掺杂区。
13.如权利要求11的存储器单元，其中所述的电介质是氧化物。
14.如权利要求8的存储器单元，其中所述n型阱由n型衬底代替。
全文摘要
公开了一种由位于列位线和行字线交叉点处的晶体管组成的可编程存储器单元。该晶体管具有由列位线形成的栅极和连接至行字线的源极。该存储器单元通过在列位线和行字线之间施加电压电位而编程，以产生被编程的p+区，从而在晶体管栅极下面的衬底中形成p－n二极管。而且，字线由掩埋扩散N+层形成，而列位线由反掺杂的多晶硅层形成。
文档编号H01L27/115GK1694257SQ20051005271
公开日2005年11月9日 申请日期2005年3月10日 优先权日2004年3月10日
发明者J·Z·彭 申请人:基洛帕斯技术公司