专利名称：半导体装置及在半导体装置上建立虚设组件结构的方法
技术领域：
本发明是有关于半导体装置的制造，特别是有关于在半导体装置中设计及制造虚设组件的方法，使得能够得到更佳的平坦化效果。
背景技术：
当半导体组件尺寸变小而其使用的制造技术演进到次微米阶段时，双镶嵌工艺在半导体工艺中便被广为使用。在双镶嵌工艺中，通常使用铜作为联机的导体材料。其它导体材料则包括钨、钛、及氮化钛。并且，氧化硅、含氟硅酸玻璃、或低介电系数的介电材质等则作为层间电介质(inter-leveldielectric，ILD)。化学机械研磨工艺则用于执行蚀刻或晶片表面平坦化。化学机械研磨的物质移除程序中，涉及机械研磨以及化学蚀刻。然而，由于金属和介电材料的移除率常常不同，研磨选择性导致人们不愿意看到的碟型化或腐蚀效应。碟型化效应是于铜低陷于或突出于其邻近电介质平面。腐蚀效应则是电介质局部变薄。
图1A～图1D显示因化学机械研磨工艺，而在半导体晶片上产生的碟型化及腐蚀效应的示意图。在图1A中，当金属124的研磨速率较电介质材料122为高时，半导体晶片上的半导体装置120呈现了碟型化效应。介电材料122可以是氧化硅、含氟硅酸玻璃、低介电系数的介电材质，或为其结合。金属124则可以是铜、钨、钛、氮化钛、钽、氮化钽、或其结合。介电材料122和金属124可以是半导体集成电路中内导线结构的一部分，其可以通过双镶嵌工艺处理，其包含类似如沉积、蚀刻、和化学机械研磨等多个工艺。在研磨工艺中(例如化学机械研磨工艺)，当金属124的研磨速率较介电材料122为高时，其表面轮廓所呈现的不平坦的变化称之为碟型化效应。
在图1B中，当介电材料142的研磨速率较金属144为高时，半导体晶片上的半导体装置140呈现了碟型化效应。当介电材料142的研磨速率较金属144为高时，其表面轮廓所呈现的不平坦的变化称之为碟型化效应。
在图1C中，当介电材料162的研磨速率较金属164为高时，半导体晶片上的半导体装置160呈现了腐蚀效应。当介电材料162的研磨速率较金属164为高时，其表面轮廓所呈现的不平坦的变化称之为腐蚀效应。
在图1D中，当介电材料182的研磨速率较金属184为高时，半导体晶片上的半导体装置180呈现了腐蚀效应。当介电材料182的研磨速率较金属184为高时，其表面轮廓所呈现的不平坦的变化称之为腐蚀效应。
半导体装置120、140、160、及180可以进一步包含电路和半导体基材。该电路可以包含金属氧化物半导体场效应晶体管(MOSFET)、二极晶体管、二极管、存储单元(记忆胞)、电阻器、电容器、电感器、高压晶体管、传感器、或其结合。该半导体基材可以包含半导体元素(例如晶硅、多晶硅、非晶硅、及锗)、半导体化合物(例如碳化硅及镓砷)、半导体合金(例如硅锗、磷砷化镓、铝砷化铟、铝砷化镓、磷镓铟)及/或其结合。该半导体基材可以为绝缘体上的半导体基材(例如半导体底材为绝缘层上覆硅基材，SOI)，其具有埋藏氧化层(Buried oxide)结构。在其它实例中，复合的半导体基材可以包含复硅结构，或者该硅基材可以包含多层的复合半导体结构。
碟型化及腐蚀效应也可能是在化学机械研磨工艺制造隔离结构(例如浅沟槽绝缘，STI)时产生的。此种浅沟槽绝缘可以通过在基材上以干蚀刻形成沟槽结构，再将该沟槽结构以绝缘物质(例如氧化硅，低介电系数材料或其结合)充填而成。氮化硅可以作为蚀刻停止层(ESL)，以保护浅沟槽绝缘区之间的主动区。该充填的沟槽可以具有多层结构，例如热成长氧化层内衬加上化学气相沉积的氧化硅或低介电系数材料。当使用化学机械研磨工艺来进行回蚀刻或半导体表面的平坦化时，在氧化硅和氮化硅之间的研磨选择性，可能会造成碟型化效应。
碟型化及腐蚀效应都和布局图案密度有关。为了消除在平坦化工艺(包括形成浅沟槽绝缘和内导线的化学机械研磨工艺)中发生的碟型化及腐蚀效应，需要用虚设组件来使得布局密度均一性更高，并降低表面轮廓不平的现象。
碟型化及腐蚀效应对于布局结构和密度非常敏感。虚设金属组件是设计并指整合于双镶嵌结构中，使得布局密度更加均匀，进而有助于平坦化工艺的进行。
其它有使用到化学研磨的工艺也会遭遇到类似上述的问题。例如，浅沟槽绝缘(STI)利用化学研磨工艺来进行回蚀刻及全面平坦化。一般也会执行过蚀刻程序，以使得氮化硅上的氧化硅蚀刻更为完全。与局部布局和布局密度相关的表面差异现象可以通过使用虚设组件(例如在浅沟槽绝缘中的虚设主动组件)来加以消除。
以本发明方法制造的虚设组件可以加强布局空间特性，但是不会明显对于阶高差异有所补偿。
发明内容
本发明是有关于半导体装置的制造，特别是有关于在半导体装置中设计及制造虚设组件的方法，使得能够得到更佳的平坦化效果。
本发明提供一种半导体装置。其包括电路、与该电路连结的第一导体组件、使该第一导体组件电性隔绝的介电材料、至少二个具有不规则形状的第二导体组件。其中该第二导体组件邻近于该第一导体组件，且与该电路之间电性隔绝。
本发明也提供另一种半导体装置，其包括主动区、隔离区、及虚设主动组件。其中该主动区设置于基材上，其包含电路结构。该隔离区设置于该基材上，其邻近于该主动区。该虚设主动组件设置于该隔离区，其具有不规则形状。
本发明更提供一种用于在半导体装置上建立虚设组件结构的方法。该方法首先定义该半导体装置的工艺规格。并提供测试工具，其中该测试工具包含测试结构及金属组件。其中该测试结构用以测量电阻和电容值。该金属组件为不规则形状，且至少二个。再由该测试工具收集资料，其首先研磨该测试工具，再测量该测试工具的表面状况以决定其研磨速率、研磨选择性、以及表面水平差异，并测量该测试工具的测试面的电阻和电容值。再依据上述资料决定布局密度上限及目标函数。
本发明也提供另一种方法。该方法首先将半导体产品表面分隔为M×N个网格，再决定该网格的密度矩阵，并分别在密度矩阵的每一元素分割中加入不规则的虚设组件，然后再计算目标函数并评估该目标函数是否为最小值。
上述方法可以通过将储存于计算机可读取储存媒体的计算机程序加载计算机系统中而实现。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图示，进行详细说明如下图1A～图1D显示碟型化及腐蚀效应的示意图；图2显示在半导体装置上制造的虚设组件横截面示意图；图3显示依据本发明实施例设于半导体装置的虚设组件的示意图；图4显示显示依据本发明实施例的不规则的虚设组件的示意图；图5显示依据本发明实施例密度矩阵的示意图；图6显示依据本发明实施例决定虚设组件插入方法的流程图；图7显示依据本发明实施例使用给定技术的新产品中虚设组件的设计方法流程图；图8A及图8B显示依据本发明实施例在插入虚设组件前后的平均金属密度偏移和标准差偏移的示意图；
图9显示依据本发明实施例的集成电路装置的示意图。
符号说明120、140、160、180、200、500半导体装置；124、144、164、184、220、230、240、520金属；122、142、162、182、210、510电介质材料；530区域；540、600、610、620、630、640、650、660、670、680、690虚设组件；700密度矩阵；710方格；1100集成电路装置；1110半导体装置；1120内导线；1130介电层；1140虚设组件；1150绝缘沟槽结构；1160虚设主动组件。
具体实施例方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例，并配合所附图示图2至图9，做详细的说明。
图2显示在半导体装置200上制造的虚设组件横截面示意图。半导体装置200包含介电物质210及金属组件220、230、及240。介电材料210可以包含氧化硅、含氟硅酸玻璃、低介电系数的介电材质或其结合。金属组件220、230、及240则可以是铜、钨、钛、氮化钛或其结合。金属组件220和240可以和底部电路和上盖连结垫电性连结，而金属组件230则没有和其它任何功能电路或连结垫连结。相反地，金属组件230可以是电性隔绝的，其作为虚设组件。此种虚设组件可以用于调整局部布局密度，以得到更佳的研磨效果。
同样地，虚设组件也可以用于浅沟槽绝缘隔离结构的形成工艺中，以得到更佳的平坦化效果。依据本发明实施例，虚设主动区可以单独设置或设于虚设组件有效区，使得布局密度均一性更高，以改善化学机械研磨工艺的平坦化效果。以下说明将把重心放在虚设结构和在多层内导线中制造虚设结构的方法。然而，本说明所揭露的方法可以适用于用以增加平坦化效果的浅沟槽绝缘结构中的虚设组件。
参见图3，其显示依据本发明实施例设于半导体装置500的虚设组件的示意图。半导体装置500包含介电物质510及金属组件520，其为整合装置的一部分。介电材料510可以包含氧化硅、含氟硅酸玻璃、低介电系数的介电材质或其结合。金属组件520则可以是铜、钨、钛、氮化钛、钽、氮化钽、或其结合。环绕在金属组件520外的区域530为其专属区，用以阻止虚设组件的插入。在区域530之外，介电材料510中设有一群不规则形状和大小的虚设组件540。不规则虚设组件540和金属组件520通常为相同的金属所构成。
尤其是虚设组件540具有预先定义的不规则的形状。虚设组件540可以具有不同的形状、大小、以及厚度。设计不规则虚设组件的方法则称之为模型基础不规则虚设组件插入法。该模型基础不规则虚设组件插入法使用不规则组件，并使得局部密度和插入位置能够不同，以达到更好的均一性、较低的寄生电阻和电容、以及较少的水平差异。而且，该模型基础不规则虚设组件插入法可以形成不规则的虚设组件，以随机方法插入。该模型基础不规则虚设组件插入法也可以随机设置虚设组件，包括其位置和方位。此种不规则的虚设组件能够用以减少或消除布局空间特性和寄生电阻/电容、减少水平差异，并增进平坦化效果。
图4显示不规则的虚设组件600的多种实施例。举例而言，虚设组件600可以包含正方形610、长方形620、矩行阵列形630、断续线形640、虚线形650、圆形660、三角形670、多角形680、及十字形690。上述仅为几种例子的描述，虚设组件600可以具有依据实际需要而设计的其它形状。不规则的虚设组件可以有不同的大小和厚度，其设置位置和方位也可以随机决定。
一般而言，虚设组件可以为金属和其它用于多层内导线的导电物质所构成。该导电物质可以包含铜、钨、钛、氮化钛、或其结合。该不规则的虚设组件也可以是用于浅沟槽绝缘的虚设主动组件。该虚设主动组件可以包含硅、多晶硅、氧化硅、和氮化硅。该不规则的虚设组件可以具有多层结构，以与功能组件相配合并达到更佳的平坦化效果。
图5显示依据本发明实施例密度矩阵700的示意图。在插入虚设组件之前，先将预备插入虚设组件的目标晶片区域分隔为M×N个网格。该晶片区域分隔的大小依据所用的技术和工艺而异。例如，当组件尺寸缩小时，该网格也对应地缩小。依据另一实施例，当化学机械研磨所使用的研磨垫较硬，而该研磨工艺对于局部的结构不敏感，则该分隔尺寸应该加大。方格710为位于i行j列的网格，其对应的密度为Sij，其是依据下述的模型产生的。和虚设组件插入有关的参数定义如下Dij为i行j列网格的设计布局密度；Sij为i行j列网格的虚设组件布局密度；Fij为i行j列网格的全部布局密度，其中(式1)Fij＝Dij+Sij；Uij为i行j列网格的全部布局密度的上限；k为计算下列定义的目标函数时平均接触窗尺寸；μij为以i行j列网格为中心，以k个网格为半径的周围网格的全部布局密度的平均值，其中(式2)
μij=Σm=i-ki+kΣn=j-kj+kFmn(2k+1)2-1;]]>σij为以i行j列网格为中心，以k个网格为半径的周围网格的全部布局密度的标准差，其中(式3)σij=Σm=i-ki+kΣn=j-kj+k(Fmn-μij)2(2k+1)2-1;]]>而该目标函数为ΣiΣjσiijμij.]]>在特定状况下使该目标函数最小化可用以决定虚设组件的密度，也即求得下列结果，并使得Fij小于或等于Uij。
(式4)min(ΣiΣjσiijμij);]]>上述(式4)是界定每一网格的全部布局密度不能超过全部布局密度的上限。该全部布局密度的上限的决定，是依据图8所示的方法而作。依据模型基础不规则虚设组件插入法的一实施例，平均接触窗尺寸k为化学机械研磨工艺中布局密度互动距离的测量值。某一位置的研磨结果与距离k网格内的网格的布局密度相关。通常该平均接触窗尺寸k可以依据研磨工艺参数决定，包括金属物质、介电物质、研磨液、研磨垫、研磨压力、以及其它参数。该全部布局密度的上限Uij则可以依据局部设计金属结构决定，其也可以为位置的函数。在全部布局密度Fij和全部布局密度的上限Uij都决定了之后，就可以分别依据上述(式2)和(式3)，来决定全部布局密度的平均值μij和全部布局密度的标准差σij。然后，依据(式1)的计算，就可以得出虚设组件密度。
依据上述虚设组件密度，可以采用不规则的虚设组件。该虚设组件可以是图4中所示的任一种，但并不以此为限。而且，虚设组件的大小和厚度可以随机决定，以符合计算得出的该虚设组件密度。虚设组件插入的位置和方位也可以随机决定。不规则的虚设组件和随机的插入方式可以减少布局空间特性并减少阶高水平差异。
图6显示依据本发明实施例决定虚设组件插入方法的流程图。方法800特别适用于新的半导体工艺(例如0.13微米或0.09微米以下的工艺)。新的半导体技术可以包含新的或不同的半导体材料、半导体机台、半导体电路设计、制造环境和参数等。举例而言，内层介电层(ILD)所使用的材料可以包含氧化硅、含氟硅酸玻璃、及低介电系数的介电材质(例如黑钻石(Black Diamond)、干胶(Xerogel)、气胶(Aerogel)、掺氟的非晶系碳膜(amorphous fluorinated carbon)、聚对二甲基苯(Parylene)、苯环丁烯(BCB)、以及SiLK)，其中化学机械研磨所使用的参数可以随之改变。
在方法800中，步骤S810定义工艺规格。依据本发明实施例的内导线平坦化工艺，其工艺规格包括金属物质、金属线尺寸、内层介电层介电物质、平坦度容许范围、研磨工艺工具、以及研磨工艺参数(例如研磨垫硬度、研磨垫种类、研磨液成分、研磨压力、转速及研磨选择性)的规格。
步骤S820提供测试工具，以收集虚设组件插入资料并将不规则虚设组件插入所造成的影响标准化。测试工具具有半导体布局特异性，且为进行测试和实验所设。测试工具可以包含电测试结构，其置于金属结构旁边，其包括与新技术兼容的设计金属线、及具有不同形状、厚度、位置、和方位的虚设组件。依据本发明实施例，因为凯氏电阻器(Kelvin resistor)可以提供较高的电测量准确度，因此将其作为该电测试结构。在设计测试工具时，可以将不同尺寸和密度的金属线包含在其布局结构中。测试工具可以包含不同的预定组件和布局(例如图3所示)，使得这些组件可以被评估以决定该布局密度上限和目标函数。依据实施例，测试工具为具有特殊设计布局的半导体区域、半导体芯片、或半导体晶片。依据实施例，该目标区域或整个晶片区域被分割为M×N个网格，如图5所示。
步骤S830中，利用上述测试工具来模拟研磨工艺。同时收集测试资料，其包含研磨率、研磨选择性、表面水平差异、以及研磨结果(包含研磨率和表面水平差异)和布局结构(包含布局密度)之间的关系。依据实施例，收集的资料可用以决定平均接触窗尺寸、及/或布局密度上限。就某一技术而言，其具有独一的布局密度最大限度。例如，金属密度不能高于75％。然而，就一给定的设计金属布局而言，可用于虚拟金属组件插入的空间可能更少。每一网格可以具有其局部布局密度上限以及局部设计布局结构和布局密度。步骤S830可以通过模拟和计算来决定该布局密度上限。此种布局密度上限可用于虚设组件插入。在步骤S830中，(式4)所定义的目标函数可以使用不同的平均接触窗尺寸来加以计算，并得出布局密度上限。步骤S830所收集的资料可以包含该测试工具的电阻和电容资料，其显示施加于该设计布局的寄生电阻和电容。由该测试工具得出的研磨结果和寄生电阻/电容的估计，可以和计算得出的目标函数相比较，以验证其是否相符合，并验证该目标函数是否稳妥适当而有效。
在步骤S840中，使用某些条件来评估上述测试、模拟、以及计算，以决定该平均接触窗尺寸是否符合步骤S810中的工艺规格。并且决定、计算的目标函数和从化学研磨工艺中收集到的资料及该测试结构是否相符合。当上述确认结果中至少一者为否定时，该方法回到步骤S830，否则该方法进行步骤S850。
在步骤S850中，记录每一给定布局结构的布局密度上限和目标函数。上述资料可用于执行新产品的虚设组件插入，参见图7。
在步骤S860中，依据上述资料建立工艺模拟工具，其包含平均接触窗尺寸、布局密度上限、以及寄生电阻/电容。该工艺模拟工具可以包含工艺规格、建立的目标函数、不规则虚设组件资料库、以及不规则虚设组件产生器。该工艺模拟工具可用于不规则虚设组件插入、研磨工艺设计、以及研磨控制。
图7显示依据本发明实施例使用给定技术的新产品中虚设组件的设计方法流程图。该给定技术是于上述图6所示方法中所定义。
方法900中的步骤S910决定网格的密度矩阵。该半导体晶片表面区域被分隔为M×N个网格。该分隔是依据方法800中的模拟和收集资料。由该新产品的设计布局结构可以决定其设计布局密度。该决定的程序可以由工艺模拟工具执行。
在步骤S920中，将工艺模拟最佳化。该工艺模拟需要先输入模拟参数，包含平均接触窗尺寸、布局密度上限、以及产生器，以产生不规则的虚设组件。该输入的资料可以通过方法800而取得。也可能需要某些参数，使得能够依据该新产品的该密度矩阵及/或其它信息来进行修正和最佳化。
在步骤S930中，通过模拟决定虚设组件，并将其加入设计布局中，其是依据工艺模拟和(式1)到(式4)的特定演算而作。虚设组件的最佳化，也可以通过将该目标函数最小化而作，其是在每一网格的整体密度不高于该网格的布局密度上限的前提下而作。虚设组件为具有不同形状、尺寸、厚度、位置、方位的不规则的虚设组件。依据实施例，每一网格的虚设组件是随机选择并以该网格的布局密度上限评估。若其超过该上限，则将该虚设组件舍弃，另外选择新的虚设组件并评估。其它不同的筛选条件也可以用于决定虚设组件，例如寄生电阻/电容和研磨结果等。该步骤针对每一个网格施行，直到所有网格的虚设组件都已决定。该目标函数可以计算以进行进一步的评估。
在步骤S940中，对该目标函数进行评估以决定其是否为最小值。若该目标函数并非为最小值，且该平坦化并未符合规格，则回到步骤S930。或者，可以用一特定数值来评估该目标函数是否已经最小化。
在步骤S950中，设计的虚设组件被整合于最终产品，并被记录在用以制造光罩及生产制造的设计文件、及光罩设计文件中。
图8A及图8B显示依据本发明实施例在插入虚设组件前后的平均金属密度偏移和标准差偏移的示意图。图8A显示在虚设组件插入前和插入后的整体布局密度分配。可以观察到在虚设组件插入之后，布局密度分配偏移到较高数值的一方。图8B显示在虚设组件插入之后，标准差明显变低，而整体布局密度更加平均。因此，化学机械研磨工艺的平坦化效果可以因为布局密度更平均为提高。
图9显示依据本发明实施例的集成电路装置的示意图。集成电路装置1100包含多个半导体装置1110。半导体装置1110可以形成逻辑电路、存储单元、或其它晶体管阵列，其包括一元、二元、三度空间阵列，其也可以设置于一行以上或一列以上的配置。
集成电路装置1100可以包含内导线1120，其沿着及/或穿过至少一层介电层1130。介电层1130可以包含氧化硅、含氟硅酸玻璃、黑钻石(BlackDiamond)、干胶(Xerogel)、气胶(Aerogel)、掺氟的非晶系碳膜(amorphousfluorinated carbon)、聚对二甲基苯(Parylene)、苯环丁烯(BCB)、以及SiLK、及/或其它物质，其可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、旋转涂布法及/或其它工艺而作。内导线1120可以包含铜、钨、钛、氮化钛、金、铝、奈米碳管、碳富勒烯(Fullerenes)、耐火金属(refractory metal)、该金属及/或其它物质的合金，其可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、电镀及/或其它工艺而作。内导线1120可以包含黏附层(Adhesion Layer)(其可以包含钛、氮化钛、钽、或氮化钽)、阻挡层(其可以包含氮化钛或氮化钽)、以及表体导体层(其包含铜、钨、铝、或铝合金)。内导线1120可以进一步包含至少一个虚设组件1140，其中不规则的虚设组件1140依据本发明方法插入层间介电层1130，且其不和其下的基础电路连结。虚设组件可以使用和内导线一样的材料和工艺制造。
半导体装置1110可以是绝缘层上覆硅(SOI)基材，其具有BOX结构。在其它例子中，复合半导体基材可以包含多层硅结构、或多层复合半导体结构。半导体装置1110可以包含介于主动区用以绝缘的多个绝缘沟槽结构1150。而且，在绝缘区域可以设置虚设主动组件1160，以提升布局平均度，使得能够改善研磨工艺。该虚设主动组件可以具有不规则形状。虚设主动组件1160可以包含硅或多晶硅。虚设主动组件1160可以进一步包含衬垫氧化层及氮化硅层，其中大部分该层在研磨工艺处理后被移除。除了氮化硅之外，还可以包含氮氧化硅和碳化硅。虚设组件1140和1160可以具有随机的形状、尺寸、厚度、位置、及方位。该随机的形状包括正方形、长方形、矩行阵列形、断续线形、虚线形、圆形、三角形、多角形、及十字形。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种半导体装置，其包括电路；与该电路连结的第一导体组件；使该第一导体组件电性隔绝的介电材料；以及至少二个具有不规则形状的第二导体组件，其邻近于该第一导体组件，且与该电路之间电性隔绝。
2.如权利要求1所述的半导体装置，其特征在于，该第二导体组件的不规则形状为下列中任一种正方形、长方形、矩行阵列形、断续线形、虚线形、圆形、三角形、多角形、及十字形。
3.如权利要求1所述的半导体装置，其特征在于，该第二导体组件为任意形状。
4.如权利要求1所述的半导体装置，其特征在于，该第二导体组件具有任意厚度。
5.如权利要求1所述的半导体装置，其特征在于，该第二导体组件设于任意位置。
6.如权利要求1所述的半导体装置，其特征在于，该第二导体组件设于任意方位。
7.如权利要求1所述的半导体装置，其特征在于，该第二导体组件包含铜金属。
8.如权利要求1所述的半导体装置，其特征在于，该第二导体组件由下列材料中任一种所构成铜、钨、钛、氮化钛、钽、及氮化钽。
9.如权利要求1所述的半导体装置，其特征在于，该第二导体组件具有多层次结构。
10.如权利要求1所述的半导体装置，其特征在于，该第一导体组件由下列材料中任一种所构成铜、钨、钛、氮化钛、钽、及氮化钽。
11.如权利要求1所述的半导体装置，其特征在于，该介电材料包含氧化硅。
12.如权利要求1所述的半导体装置，其特征在于，该介电材料包含含氟硅酸玻璃。
13.如权利要求1所述的半导体装置，其特征在于，该介电材料包含低介电系数物质。
14.如权利要求13所述的半导体装置，其特征在于，该低介电系数物质为下列物质中任一种黑钻石、干胶、气胶、掺氟的非晶硅碳膜、聚对二甲基苯、苯环丁烯、以及SiLK。
15.如权利要求1所述的半导体装置，其特征在于，该第二导体组件具有多层级结构。
全文摘要
本发明是有关于一种半导体装置，其包括电路、与该电路连结的第一导体组件、隔离该第一导体组件的半导体物质、以及至少2个第二导体组件，其具有不规则形状，并邻近该第一导体组件，且与该电路之间不具有电性连结。本发明的半导体装置的制造，特别是在半导体装置中设计及制造虚设组件的方法，使得能够得到更佳的平坦化效果。
文档编号H01L23/52GK1713377SQ20051005684
公开日2005年12月28日 申请日期2005年3月22日 优先权日2004年6月24日
发明者董易谕 申请人:台湾积体电路制造股份有限公司