专利名称：电子器件及其制造方法
技术领域：
本发明涉及一种具有所形成的围绕芯片区域周围的密封环和保护该密封环的机构的电子器件及其制造方法。
背景技术：
一般来说，半导体装置等电子器件，是在例如硅等半导体晶片上使由多个元件构成且具有规定功能的多个集成电路配置为矩阵状而制造出来的。
晶片上配置的许多芯片区域之间，由设为方格形状的划线区域隔开。经过半导体制造工序在一片晶片上形成许多芯片区域后，再沿着该划线区域切割切出每个芯片，这样来形成半导体装置。
但是，有时候，切割晶片切出各个芯片时划线周边的芯片区域受到机械冲击。结果，分开的芯片即半导体装置的切割剖面上会有一部分产生裂纹和缺口。
针对该问题，在日本公开专利公报特开2001-23937号公报上提案过下述技术，就是在芯片区域周围设置环状防御壁即密封环，来防止切割时裂纹在芯片区域传播。
图32显示了现有的具有密封环的半导体装置(造在晶片中的状态)的剖面结构。
如图32所示，在芯片区域2边缘部分中的多个层间绝缘膜5～10的叠层结构中，形成有穿过该叠层结构且连续地围绕芯片区域2的密封环4。例如日本公开专利公报特开2001-23937号公报所示，密封环4是交替使用布线形成用掩模和通路形成用掩模而形成的。具体来说，密封环4，由形成在衬底1中的导电层30、形成在层间绝缘膜5中且与导电层30连接的密封通路31、形成在层间绝缘膜6中且与密封通路31连接的密封布线32、形成在层间绝缘膜7中且与密封布线32连接的密封通路33、形成在层间绝缘膜8中且与密封通路33连接的密封布线34、形成在层间绝缘膜9中且与密封布线34连接的密封通路35以及形成在层间绝缘膜10中且与密封通路35连接的密封布线36构成。补充说明一下，在本申请中，将密封环中通过布线形成用掩模形成的部分称为密封布线；将密封环中通过通路形成用掩模形成的部分称为密封通路。
如图32所示，在设有布线22、24和26、通路21、23和25以及密封环4的多个层间绝缘膜5～10的叠层结构上设有钝化膜11。钝化膜11在布线26上具有开口部，在该开口部形成有与布线26连接的衬垫27。
然而，在现有半导体装置中，即使能够用密封环防止切割晶片时产生的裂纹和冲击传播到芯片区域内部，密封环的一部分也会产生残缺和裂纹。因此，密封环本来会起到的作用之一不能起，就是说，不能充分防止水分和流动离子等从外部侵入密封环所围绕的区域内。
因为密封环连续地设在芯片区域边缘部分，所以密封环中因吸收裂纹和冲击而破坏的部分，也会有处于从切割成单个的半导体装置(半导体芯片)端部飞出的状态的时候。若对这种情况下的半导体装置进行封装，则所述密封环的残骸与焊线接触，造成产品不良。
随着半导体元件和与半导体元件连接的布线的微细化，布线间电容会增大，即半导体装置的处理速度会下降，为了防止该情况，已经开发出了用低介电常数的层间绝缘膜来防止布线间电容的增大的技术。
但是，因为低介电常数的层间绝缘膜机械强度一般很低，所以与由已使用过的材料构成的层间绝缘膜相比，低介电常数的层间绝缘膜对切割时产生的应力的耐性不够。结果，切割时低介电常数的层间绝缘膜更容易损坏。因此，如现有技术那样，只用密封环更难同时达成切割时防止裂纹等传播的功能、防止水分和流动离子等从外部侵入芯片区域内的功能。
发明内容
本发明正是为解决所述问题而研究开发出来的。其目的在于防止通过切割将晶片分成单个芯片(半导体装置)时产生的芯片侧面的缺口和裂纹等到达密封环而破坏密封环，从而防止该缺口和裂纹等还传播到芯片区域内，由此防止电子器件的抗湿性和可靠性下降。
为了达成上述目的，本发明所涉及的电子器件，包括形成在衬底中的芯片区域的元件，形成在衬底上的多个层间绝缘膜的叠层结构，形成在芯片区域中多个层间绝缘膜中的至少一个层间绝缘膜中的布线，形成在芯片区域中所述多个层间绝缘膜中的至少一个层间绝缘膜中且将元件和布线连接起来或将布线互相连接起来的插塞，密封环，该密封环形成在芯片区域边缘部分中多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且连续地围绕芯片区域，以及应力吸收壁，形成在密封环外侧的多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且断续地围绕密封环。
根据本发明的电子器件，因为形成应力吸收壁并让它围绕密封环，所以切割晶片时产生的裂纹和应力等在到达密封环之前被应力吸收壁阻止。因此，因为不会产生密封环的残缺或密封环的破坏，所以密封环本来具有的功能之一，即可靠地保护芯片区域内部的功能不会受损。
根据本发明的电子器件，因为应力吸收壁断续地围绕密封环，换句话说，因为沿着密封环延伸的方向互相独立、断续地配置应力吸收壁组成部分中的各个组成部分，所以即使该组成部分中的任一个组成部分因切割晶片时的裂纹等而受损并被破坏，应力吸收壁的破坏也不会沿着密封环延伸的方向扩大。就是说，因为应力吸收壁组成部分中的各个组成部分互相独立，所以能够防止已破坏的组成部分拖累与它邻接的其他组成部分脱落。使应力吸收壁的各个组成部分的尺寸很小，这样就能够防止受损的组成部分以从切割成单个的半导体装置(半导体芯片)端部飞出的状态留下来。换句话说，因为受损的组成部分十分小，所以比较容易从芯片上脱落。
在本发明的电子器件中，最好是应力吸收壁将所述密封环围绕双重或双重以上。
这么一来，即使设为多重的应力吸收壁中位于离晶片切割部分(划线区域中由切割装置的刀刃实际地切断的部分)最近的位置的应力吸收壁吸收不了切割时的裂纹和冲击等，该裂纹和冲击等朝着芯片区域内部侵入，也会因为在该应力吸收壁内侧形成有至少有一圈的其他应力吸收壁，而能够用该其他应力吸收壁来防止裂纹和冲击等朝着芯片区域内部进一步深入。于是，因为切割时的裂纹和冲击等在到达密封环之前被阻止，所以不会产生密封环的残缺或密封环的破坏。因此，密封环的可靠地保护芯片区域内部的功能不会受损。
最好是这样的，在应力吸收壁将密封环围绕双重或双重以上的情况下，双重或双重以上的应力吸收壁中的各重应力吸收壁中的间隙部分相互错开。
这么一来，即使切割时的裂纹和冲击等不被设为多重的应力吸收壁中位于离晶片切割部分最近的位置的应力吸收壁阻止，而是通过该应力吸收壁的间隙部分(应力吸收壁的组成部分和组成部分之间的部分)朝着芯片区域内部侵入，也会因为该应力吸收壁的间隙部分和位于该应力吸收壁内侧的其他应力吸收壁的间隙部分在俯视图上垂直于密封环延伸的方向的方向上相互错开，未被该应力吸收壁阻止的裂纹和冲击等就一定会被其内侧的其他应力吸收壁阻止。换句话说，在从晶片切割部分看芯片区域的情况下，对整个多重应力吸收壁而言，其组成部分的配置就是无间隙的。因此，能够可靠地防止裂纹和冲击等从晶片切割部分朝着芯片区域内部深入。于是，因为能够在切割时的裂纹和冲击等到达密封环之前阻止它们，所以不会产生密封环的残缺或密封环的破坏。因此，密封环的可靠地保护芯片区域内部的功能不会受损。
最好是这样的，在应力吸收壁将密封环围绕双重或双重以上的情况下，双重或双重以上的应力吸收壁中形成在离密封环最远的位置的应力吸收壁的组成部分，与双重或双重以上的应力吸收壁中的其他应力吸收壁的组成部分相比，沿密封环延伸的方向的长度短。
这么一来，即使设为多重的应力吸收壁中位于离晶片切割部分最近的位置的应力吸收壁吸收不了切割时的裂纹和冲击等，该裂纹和冲击等朝着芯片区域内部侵入，也会因为在该应力吸收壁内侧形成有至少有一圈的其他应力吸收壁，所以就能够用该其他应力吸收壁来防止裂纹和冲击等朝着芯片区域内部进一步深入。因为位于离晶片切割部分最近的位置的应力吸收壁，即形成在离密封环最远的位置的应力吸收壁的组成部分长度很小，所以能够将切割时的裂纹和冲击等分散得很小而吸收。于是，因为能够在切割时的裂纹和冲击等到达密封环之前阻止它们侵入，所以不会产生密封环的残缺或密封环的破坏。因此，密封环的可靠地保护芯片区域内部的功能不会受损。因为应力吸收壁的组成部分很小，所以即使该组成部分受到切割时的裂纹和冲击等被破坏，该组成部分也容易从半导体装置(切割成单个的半导体芯片)脱落。因而，因为能够防止该已破坏的组成部分以从切割成单个的半导体芯片端部飞出的状态留下来，所以在对该半导体芯片进行封装时，能不发生因应力吸收壁的残骸和焊线的接触而引起的产品不良。
在本发明的电子器件中，密封环和应力吸收壁，可以由钨(W)、铝(Al)及铜(Cu)中的至少一种构成。
本发明涉及电子器件的制造方法，该电子器件，包括形成在衬底中的芯片区域的元件；形成在衬底上的多个层间绝缘膜的叠层结构；形成在芯片区域中多个层间绝缘膜中的至少一个层间绝缘膜中的布线；形成在芯片区域中多个层间绝缘膜中的至少一个层间绝缘膜中且将元件和布线连接起来或将布线互相连接起来的插塞；密封环，该密封环形成在芯片区域边缘部分中多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且连续地围绕芯片区域；以及应力吸收壁，形成在密封环外侧的多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且断续地围绕密封环。具体来说，该电子器件的制造方法，包括在多个层间绝缘膜中的一个绝缘膜中形成用以填入插塞或布线的第一凹部、用以填入密封环的一部分的第二凹部以及用以填入应力吸收壁的一部分的第三凹部的工序，在第一凹部、第二凹部以及第三凹部中填入导电膜，形成插塞或布线、密封环的一部分以及应力吸收壁的一部分的工序，以及在设有布线、插塞、密封环以及应力吸收壁的多个层间绝缘膜的叠层结构上形成保护膜的工序。
就是说，本发明所涉及的电子器件的制造方法是用以制造所述本发明的电子器件的方法，从而能够得到与所述本发明的电子器件一样的效果。
-发明的效果-如上所述，根据本发明，在具有芯片区域和设在该芯片区域边缘部分且围绕芯片区域的元件和布线层等的周围的密封环的电子器件中设有应力吸收壁，该应力吸收壁断续地围绕密封环。具有这样的结构的应力吸收壁，也可以具有将密封环围绕双重或双重以上的结构。在该情况下，最好是这样的，双重或双重以上的应力吸收壁中各重应力吸收壁中的间隙部分相互错开，或/且离密封环最远的应力吸收壁与其他应力吸收壁相比，由更小的多个部分构成。
因为能够根据所述本发明的特征，在因从晶片中将各个芯片(半导体装置)取出来时的切割而产生的晶片的缺口和裂纹等到达密封环之前，用单重、双重或双重以上的应力吸收壁阻止它们，所以能够防止密封环的破坏，甚至能够防止成为半导体装置的芯片区域的破坏。这样就能够防止半导体芯片的抗湿性和可靠性下降。
图1是显示设有本发明的第一实施例所涉及的电子器件的晶片的一部分的俯视图。
图2是沿图1中的AA’线的剖面图。
图3是放大图1中的AA’线附近后的俯视图。
图4是显示本发明的第一实施例所涉及的电子器件的制造方法的各工序的剖面图。
图5是显示本发明的第一实施例所涉及的电子器件的制造方法的各工序的剖面图。
图6是显示本发明的第一实施例所涉及的电子器件的制造方法的各工序的剖面图。
图7是显示本发明的第一实施例所涉及的电子器件的制造方法的各工序的剖面图。
图8是切割后的沿图1中的AA’线的剖面图。
图9是切割后的放大图1中的AA’线附近后的俯视图。
图10是剖面图，显示将本发明的第一实施例所涉及的电子器件(切割后)安装在引线架中的情况。
图11是切割前的比较例的半导体装置端部的剖面图。
图12是切割前的比较例的半导体装置端部的俯视图。
图13是切割后的比较例的半导体装置端部的剖面图。
图14是切割后的比较例的半导体装置端部的俯视图。
图15是剖面图，显示将比较例的半导体装置(切割后)安装在引线架中的情况。
图16是显示设有本发明的第二实施例所涉及的电子器件的晶片的一部分的俯视图。
图17是沿图16中的BB’线的剖面图。
图18是放大图16中的BB’线附近后的俯视图。
图19是显示本发明的第二实施例所涉及的电子器件的制造方法的各工序的剖面图。
图20是显示本发明的第二实施例所涉及的电子器件的制造方法的各工序的剖面图。
图21是显示本发明的第二实施例所涉及的电子器件的制造方法的各工序的剖面图。
图22是显示本发明的第二实施例所涉及的电子器件的制造方法的各工序的剖面图。
图23是显示设有本发明的第三实施例所涉及的电子器件的晶片的一部分的俯视图。
图24是沿图23中的CC’线的剖面图。
图25是放大图23中的CC’线附近后的俯视图。
图26是显示设有本发明的第四实施例所涉及的电子器件的晶片的一部分的俯视图。
图27是沿图26中的DD’线的剖面图。
图28是放大图26中的DD’线附近后的俯视图。
图29(a)～图29(f)是本发明的各实施例中的密封环结构的变形例的剖面图。
图30(a)～图30(c)是本发明的各实施例中的密封环结构的变形例的俯视图。
图31(a)～图31(c)是本发明的各实施例中的密封环结构的变形例的俯视图。
图32是现有半导体装置的剖面图。
符号说明101-晶片(衬底)；102-芯片区域；103-划线区域；104、104a、104b-密封环；105-应力吸收壁；106-第一层间绝缘膜；106a-通孔；106b-槽状凹部；106c-凹部；106d、106e、106f-布线槽；107-第二层间绝缘膜；108-第三层间绝缘膜；109-钝化膜；110-有源层；111-第一通路；112-第一布线；113-第二通路；114-第二布线；115-第三通路；116-第三布线；117-衬垫电极；120-导电层；121、121a、121b-第一密封通路；122、122a、122b-第一密封布线；123、123a、123b-第二密封通路；124、124a、124b-第二密封布线；125、125a、125b-第三密封通路；126-第三密封布线；127、127a、127b-盖层；131-第一缓冲通路；132-第二缓冲通路；133-第三缓冲通路；140-辅助布线；150-引线架；151-焊线；201-晶片(衬底)；202-芯片区域；203-划线区域；204-密封环；205a、205b-应力吸收壁；206-第一层间绝缘膜；206a-通孔；206b-槽状凹部；206c、206d-凹部；206e、206f、206g-布线槽；207-第二层间绝缘膜；208-第三层间绝缘膜；209-钝化膜；210-有源层；211-第一通路；212-第一布线；213-第二通路；214-第二布线；215-第三通路；216-第三布线；217-衬垫电极；220-导电层；221-第一密封通路；222-第一密封布线；223-第二密封通路；224-第二密封布线；225-第三密封通路；226-第三密封布线；231a、231b-第一缓冲通路；232a、232b-第二缓冲通路；233a、233b-第三缓冲通路；240-辅助布线；301-晶片(衬底)；302-芯片区域；303-划线区域；304-密封环；305a、305b-应力吸收壁；306-第一层间绝缘膜；307-第二层间绝缘膜；308-第三层间绝缘膜；309-钝化膜；310-有源层；311-第一通路；312-第一布线；313-第二通路；314-第二布线；315-第三通路；316-第三布线；317-衬垫电极；320-导电层；321-第一密封通路；322-第一密封布线；323-第二密封通路；324-第二密封布线；325-第三密封通路；326-第三密封布线；331a、331b-第一缓冲通路；332a、332b-第二缓冲通路；333a、333b-第三缓冲通路；340-辅助布线；401-晶片(衬底)；402-芯片区域；403-划线区域；404-密封环；405a、405b-应力吸收壁；406-第一层间绝缘膜；407-第二层间绝缘膜；408-第三层间绝缘膜；409-钝化膜；410-有源层；411-第一通路；412-第一布线；413-第二通路；414-第二布线；415-第三通路；416-第三布线；417-衬垫电极；420-导电层；421-第一密封通路；422-第一密封布线；423-第二密封通路；424-第二密封布线；425-第三密封通路；426-第三密封布线；431a、431b-第一缓冲通路；432a、432b-第二缓冲通路；433a、433b-第三缓冲通路；440-辅助布线。
具体实施例方式
下面，参照
本发明的各实施例。
本发明，正是在形成布线结构的工序中形成密封环和应力吸收壁的。因为沿着密封环延伸的方向互相独立、断续地配置应力吸收壁组成部分中的各个组成部分，所以即使该组成部分中的任一个组成部分因切割晶片时的裂纹等而受损并被破坏，应力吸收壁的破坏也不会沿着密封环延伸的方向扩大。就是说，因为应力吸收壁组成部分中的各个组成部分互相独立，所以能够防止已破坏的组成部分拖累与它邻接的其他组成部分脱落。能够防止受损的组成部分在从通过切割切割成单个的半导体装置(半导体芯片)端部飞出的状态留下来(第一实施例)。
本发明，是应力吸收壁具有围绕密封环、至少有双重的结构的。这样，即使用一个应力吸收壁吸收不了切割时的裂纹和冲击等，也就能用其他应力吸收壁来吸收裂纹和冲击等，由此能够防止该裂纹和冲击等到达密封环(第二实施例)。
本发明，是至少包括双重结构的应力吸收壁中的各重应力吸收壁中的间隙部分相互错开的。这样，在从晶片切割部分看芯片区域的情况下，对整个多重应力吸收壁而言，其组成部分的配置就是无间隙的。因此，与应力吸收壁具有单重结构的情况或具有双重或双重以上的结构的应力吸收壁中的各重应力吸收壁中的间隙部分互相不错开的情况(即各重应力吸收壁的平面形状相似的情况)相比，能够更可靠地保护密封环和芯片区域(第三实施例)。
本发明，是至少包括双重结构的应力吸收壁中形成在离密封环最远的位置的应力吸收壁(最外层应力吸收壁)的组成部分，与其他应力吸收壁相比，沿密封环延伸的方向的长度更短的。这样，就能用最外层应力吸收壁将切割时的裂纹和冲击等分散得很小而吸收。于是，因为能够在切割时的裂纹和冲击等到达密封环之前阻止它们侵入，所以能够保护密封环和芯片区域。因为最外层应力吸收壁的组成部分很小，所以即使该组成部分受到切割时的裂纹和冲击等被破坏，该组成部分也容易从半导体装置(切割成单个的半导体芯片)脱落。因而，因为能够防止该已破坏的组成部分以从切割成单个的半导体芯片端部飞出的状态留下来，所以在对该半导体芯片进行封装时，能不发生因应力吸收壁的残骸和焊线的接触而引起的产品不良(第四实施例)。
(第一实施例)
下面，参照
本发明的第一实施例所涉及的电子器件及其制造方法。
图1是显示设有本发明的第一实施例所涉及的电子器件(具有将芯片区域围绕一圈的密封环的半导体装置)的晶片的一部分的俯视图。
如图1所示，在成为以例如硅衬底等为代表的半导体衬底的晶片101上配有分别成为半导体装置的多个芯片区域102。在各芯片区域102设有由多个元件构成且具有规定功能的集成电路(ICintegratedcircuit)。补充说明一下，各芯片区域102由设为方格形状的划线区域103划分开。
在此，一个半导体装置(即一个半导体芯片)，由配有由多个元件构成且具有规定功能的集成电路的芯片区域102，设在芯片区域102边缘部分、围绕该芯片区域102的密封环104以及设在密封环104外侧、断续地围绕密封环104的本发明的应力吸收壁105构成。这样形成有多个半导体装置的晶片101，制造出各芯片后沿着划线区域103进行切割，由此一个个半导体装置被分开。
图2是沿图1中的AA’线的剖面图(包括位于芯片区域102边缘部分的密封环部分的半导体装置端部(具体来说，芯片区域102的布线结构和密封环104的结构)的剖面图)；图3是放大图1中的AA’线附近后的俯视图。补充说明一下，在图2和图3中显示的是，夹着划线区域103的一对芯片区域102中的各芯片区域端部。
如图2和图3所示，切割前的半导体装置由芯片区域102和划线区域103构成，在芯片区域102中与划线区域103的边界附近形成有密封环104，在该密封环104外侧(划线区域103中与芯片区域102的边界附近)形成有应力吸收壁105。
下面，参照图4、图5、图6及图7，说明具有图2和图3所示的结构的半导体装置的制造方法。
首先，如图4所示，在晶片101(以下，称为衬底101)中的芯片区域102形成构成晶体管等元件的有源层110，同时在衬底101中的芯片区域102边缘部分(划线区域103附近的密封环形成区域)形成结构与有源层110一样的导电层120。
接着，在衬底101上沉积第一层间绝缘膜106后，利用光刻法和干蚀刻法在芯片区域102的第一层间绝缘膜106中形成用以形成第一通路111(参照图6)的通孔106a，同时在密封环形成区域的第一层间绝缘膜106中形成用以形成第一密封通路121(参照图6)的槽状凹部106b。同时，在应力吸收壁形成区域(芯片区域102附近的划线区域103)的第一层间绝缘膜106中形成用以形成第一缓冲通路131(参照图6)的多个凹部106c。在此，密封通路是构成密封环的组成部分，通过在连续地围绕芯片区域的槽状凹部填入导电材料而形成。就是说，密封通路具有其宽度与芯片区域的通路大致相同的线状结构(参照图3)。缓冲通路是构成应力吸收壁的组成部分，通过在断续地围绕密封环的多个凹部填入导电材料而形成。就是说，缓冲通路由其宽度与芯片区域的通路大致相同的多个线状组成部分构成。
补充说明一下，在本实施例中，在芯片区域102的第一层间绝缘膜106中形成通孔106a时，同时形成了用以形成第一密封通路121的槽状凹部106b和用以形成第一缓冲通路131的凹部106c。不言而喻，也可以在相互不同的工序中形成通孔106a、槽状凹部106b及凹部106c；也可以同时形成这些凹部中的任两个凹部。
接着，如图5所示，利用光刻法和干蚀刻法在芯片区域102的第一层间绝缘膜106中形成与通孔106a连接且用以形成第一布线112(参照图6)的布线槽106d，同时在密封环形成区域的第一层间绝缘膜106中形成与槽状凹部106b连接且用以形成第一密封布线121(参照图6)的布线槽106e。也可以同时在划线区域103的第一层间绝缘膜106中形成用以形成用作光刻的对准标记等的辅助布线140的布线槽106f。
接着，如图6所示，例如利用电镀法在设在第一层间绝缘膜中的通孔106a、槽状凹部106b、凹部106c以及布线槽106d、106e及106f中填入例如由铜组成的导电膜。之后，例如利用化学机械研磨(CMPchemical mechanical polishing)法除去从凹部106c和布线槽106d、106e及106f中溢出来的导电膜(位于第一层间绝缘膜106上侧的导电膜)。这么一来，在芯片区域102的第一层间绝缘膜106中就形成了与有源层110连接的第一通路111和与第一通路111连接的第一布线112(即由第一通路111和第一布线112构成的金属双层镶嵌(dualdamascene)布线)，同时在密封环形成区域的第一层间绝缘膜106中形成了与导电层120连接的第一密封通路121和与第一密封通路121连接的第一密封布线122。在应力吸收壁形成区域的第一层间绝缘膜106中形成了第一缓冲通路131，同时在划线区域103的第一层间绝缘膜106中形成了辅助布线140。
之后，如图7所示，与图4～图6所示的工序一样，在第一层间绝缘膜106上形成第二层间绝缘膜107后，在芯片区域102的第二层间绝缘膜107中形成与第一布线112连接的第二通路113和与第二通路113连接的第二布线114(即由第二通路113和第二布线114构成的金属双层镶嵌布线)，同时在密封环形成区域的第二层间绝缘膜107中形成与第一密封布线122连接的第二密封通路123和与第二密封通路123连接的第二密封布线124。同时，在应力吸收壁形成区域的第二层间绝缘膜107中形成与第一缓冲通路131连接的第二缓冲通路132，同时在划线区域103的第二层间绝缘膜107中形成辅助布线140。
接着，如图7所示，与图4～图6所示的工序一样，在第二层间绝缘膜107上形成第三层间绝缘膜108后，在芯片区域102的第三层间绝缘膜108中形成与第二布线114连接的第三通路115和与第三通路115连接的第三布线116(即由第三通路115和第三布线116构成的金属双层镶嵌布线)，同时在密封环形成区域的第三层间绝缘膜108中形成与第二密封布线124连接的第三密封通路125和与第三密封通路125连接的第三密封布线126。同时，在应力吸收壁形成区域的第三层间绝缘膜108中形成与第二缓冲通路132连接的第三缓冲通路133，同时在划线区域103的第三层间绝缘膜108中形成辅助布线140。
补充说明一下，在本实施例中，在各个层间绝缘膜中用铜设置了由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。也可以用下述做法来代替这一做法，就是在第一层(最下层)的层间绝缘膜中用钨(W)设置通路和密封通路，在第二层层间绝缘膜中用铜设置布线和密封布线(最下层的布线和密封布线)，在第三层和第三层之后的层间绝缘膜中用铜设置由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。
之后，如图7所示，在成为最上层布线层的第三层间绝缘膜108上沉积成为该布线层的保护膜的钝化膜109。接着，用光刻法和干蚀刻法将第三布线116上的钝化膜109的一部分开口后，再在该开口部形成与第三布线116连接的衬垫电极117。这样，晶片101上的多个半导体装置就形成好了。
如上所述，根据本实施例，能在形成芯片区域102的通路111、113及115和布线112、114及116的同时，形成由密封通路121、123及125和密封布线122、124及126构成的密封环104。还能在密封环104外侧形成叠层缓冲通路131、132及133而构成的应力吸收壁105。
沿着划线区域103进行切割，如上所述形成有半导体装置的晶片101，就分为一个个半导体装置(半导体芯片)。这时，在被切割的部分产生冲击、应力等或因此而引起的裂纹，朝着芯片区域102传播，但是这些冲击、应力或裂纹等被应力吸收壁105吸收。换句话说，阻止冲击、应力或裂纹等朝着芯片区域102进一步传播。这样，密封环104就不会受损，从而维持密封环本来会具有的功能之一，即防止水分和流动离子等从外部侵入芯片区域102内的功能。因此能够制造可靠性很高的半导体装置。
根据本实施例，因为沿着密封环104延伸的方向互相独立、断续地配置应力吸收壁105组成部分中的各个组成部分，所以即使该组成部分中的任一个组成部分因切割晶片时的裂纹等而受损并被破坏，应力吸收壁105的破坏也不会沿着密封环104延伸的方向扩大。就是说，因为应力吸收壁105组成部分中的各个组成部分互相独立，所以能够防止已破坏的组成部分拖累与它邻接的其他组成部分脱落。通过使应力吸收壁105的各个组成部分的尺寸(具体来说，密封环104延伸的方向上的长度)很小，即使该组成部分因切割时的冲击、应力或裂纹等的影响而被破坏，也只有该已破坏的组成部分从切割成单个的半导体装置(切割后的半导体芯片)上脱落。
与本实施例不同，在应力吸收壁连续地围绕密封环的情况下，因为受到由切割产生的损伤即将脱落的应力吸收壁的组成部分，通过与该部分连接的应力吸收壁的其他部分留在切割成单个的半导体芯片中，所以对该半导体芯片进行封装时因应力吸收壁的损伤部分和焊线的接触而造成产品不良。与此相对，根据本实施例，因为应力吸收壁的损伤部分以不拖累其他组成部分的状态从切割成单个的半导体芯片上脱落，所以能够防止所述产品不良问题。下面，参照
能根据本实施例所得到的该效果。
图8是切割后的沿图1中的AA’线的剖面图(包括位于芯片区域102边缘部分的密封环部分的半导体装置端部(具体来说，芯片区域102的布线结构和密封环104的结构)的剖面图)；图9是切割后的放大图1中的AA’线附近后的俯视图。补充说明一下，图8和图9是对应于图2和图3的附图，在图8和图9中显示了沿着夹在一对芯片区域102间的划线区域103进行切割后的情况。图10是剖面图，显示将图8所示的切割后的本实施例的半导体装置安装在引线架中的情况。
如图10所示，在引线架150上安装有图8所示的切割后的本实施例的半导体装置(即衬底101)，引线架150(未安装有半导体装置的部分)和本实施例的半导体装置上的衬垫电极117通过焊线151互相连接。在此，如图8～图10所示，根据本实施例，因为应力吸收壁105的损伤部分以不拖累其他组成部分的状态从切割成单个的芯片(切割后的本实施例的半导体装置)上脱落，所以对该半导体芯片进行封装时能够防止因应力吸收壁105的损伤部分和焊线151的接触而造成产品不良。
与此相对，图11是具有连续地围绕密封环的应力吸收壁的、切割前的比较例的半导体装置端部的剖面图；图12是该端部的俯视图。补充说明一下，图11和图12是对应于图2和图3的附图，在图11和图12中显示了夹着划线区域的一对芯片区域中的各个芯片区域的端部。
如图11和图12所示，切割前的比较例的半导体装置由芯片区域52和划线区域53构成，在芯片区域52中与划线区域53的边界附近形成有密封环54，同时在该密封环54外侧(划线区域53中与芯片区域52的边界附近)形成有应力吸收壁55。
如图11所示，在晶片51(以下，称为衬底51)中的芯片区域52形成有构成晶体管等元件的有源层60，在衬底51中的芯片区域52边缘部分(划线区域53附近的密封环形成区域)形成有结构与有源层60一样的导电层70。
如图11所示，在衬底51上形成有第一层间绝缘膜56，在芯片区域52的第一层间绝缘膜56中形成有与有源层60连接的第一通路61和与第一通路61连接的第一布线62，同时在密封环形成区域的第一层间绝缘膜56中形成有与导电层70连接的第一密封通路71和与第一密封通路71连接的第一密封布线72。在应力吸收壁形成区域的第一层间绝缘膜56中形成有第一缓冲通路81，同时在划线区域53的第一层间绝缘膜56中形成有辅助布线90。
如图11所示，在第一层间绝缘膜56上形成有第二层间绝缘膜57，在芯片区域52的第二层间绝缘膜57中形成有与第一布线62连接的第二通路63和与第二通路63连接的第二布线64，同时在密封环形成区域的第二层间绝缘膜57中形成有与第一密封布线72连接的第二密封通路73和与第二密封通路73连接的第二密封布线74。在应力吸收壁形成区域的第二层间绝缘膜57中形成有与第一缓冲通路81连接的第二缓冲通路82，同时在划线区域53的第二层间绝缘膜57中形成有辅助布线90。
如图11所示，在第二层间绝缘膜57上形成有第三层间绝缘膜58，在芯片区域52的第三层间绝缘膜58中形成有与第二布线64连接的第三通路65和与第三通路65连接的第三布线66(即由第三通路65和第三布线66构成的金属双层镶嵌布线)，同时在密封环形成区域的第三层间绝缘膜58中形成有与第二密封布线74连接的第三密封通路75和与第三密封通路75连接的第三密封布线76。在应力吸收壁形成区域的第三层间绝缘膜58中形成有与第二缓冲通路82连接的第三缓冲通路83，同时在划线区域53的第三层间绝缘膜58中形成有辅助布线90。
补充说明一下，在比较例中，在各个层间绝缘膜中用铜设置了由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。也可以用下述做法来代替这一做法，就是在第一层(最下层)的层间绝缘膜中用钨设置通路和密封通路，在第二层层间绝缘膜中用铜设置布线和密封布线(最下层的布线和密封布线)，在第三层和第三层之后的层间绝缘膜中用铜设置由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。
如图11所示，在成为最上层布线层的第三层间绝缘膜58上沉积了成为该布线层的保护膜的钝化膜59，第三布线66上的钝化膜59的一部分开了口，在该开口部形成有与第三布线66连接的衬垫电极67。
在此，如图12所示，在比较例的半导体装置中与本实施例不同，已形成的应力吸收壁55连续地围绕密封环104。
图13是切割后的比较例的半导体装置端部的剖面图；图14是该端部的俯视图。补充说明一下，图13和图14是对应于图11和图12的附图，在图13和图14中显示了夹着划线区域的一对芯片区域中的各个芯片区域的端部。图15是剖面图，显示将图13所示的切割后的比较例的半导体装置安装在引线架中的情况。
如图15所示，在引线架40上安装有图13所示的切割后的比较例的半导体装置(即衬底51)，引线架40(未安装有半导体装置的部分)和比较例的半导体装置上的衬垫电极67通过焊线41互相连接。在此，如图13～图15所示，在比较例中，因切割造成的损伤而即将脱落的应力吸收壁55的组成部分，通过与该部分连接的应力吸收壁55中的其他部分留在切割成单个的半导体芯片(切割后的比较例的半导体装置)中。因此，如图15所示，对该半导体芯片进行封装时，因应力吸收壁55的损伤部分和焊线41的接触而造成产品不良。
补充说明一下，在本实施例中，用通路(缓冲通路131、132及133)的叠层结构作为应力吸收壁105。也可以用与密封环104一样的、通路和布线的叠层结构来代替这一做法。用通路(密封通路121、123及125)和布线(密封布线122、124及126)的叠层结构作为密封环104。也可以利用与应力吸收壁105一样的、只有通路的叠层结构。补充说明一下，在用只有通路的叠层结构作为密封环104和应力吸收壁105的情况下，因为与利用通路和布线的叠层结构的情况相比，能使半导体装置内的密封环104和应力吸收壁105的宽度方向(从俯视图上看垂直于密封环104沿着芯片区域102边缘延伸的方向的方向)的占有区域变窄，所以对半导体装置的小型化很有效。
最好是这样的，在本实施例中，为构成密封环104所叠层的各导电体(组成部分)中至少有一个导电体在形成具有金属双层镶嵌结构的布线的工序中形成。这样，密封环104的组成部分，就以无“接缝”的状态穿过至少一个层间绝缘膜。就是说，因为通过在形成有密封环、晶体管等元件及布线层等的整个芯片区域102，在形成金属双层镶嵌布线的过程中形成密封环104的组成部分，能减少密封环104的“接缝”，所以能够防止切断晶片时的冲击和来自外部的水分侵入芯片区域102内。
在本实施例中，在划线区域103形成了应力吸收壁105。不限于此，只要应力吸收壁105形成在晶片切割部分和密封环104之间，则不管应力吸收壁105的形成位置如何，都能得到与本实施例一样的效果。就是说，也可以这样做，即将应力吸收壁105设在密封环104外侧，例如芯片区域102中与划线区域103的边界附近。
在本实施例中，将密封环104设在芯片区域102中的与划线区域103的边界附近。也可以这样做，即将密封环104设在应力吸收壁105内侧，例如划线区域103中切割后还残存为半导体装置(半导体芯片)端部的部分(即划线区域103中的与芯片区域102的边界附近)。
在本实施例中，在叠成三层的层间绝缘膜中形成了布线结构。不言而喻，层间绝缘膜的层数不限于三层，根据芯片结构，比三层少也可以、多也可以。
在本实施例中，用铜作构成密封环104和应力吸收壁105的导电材料。不限于此，也可以至少用钨、铝及铜中的一种来构成密封环104和应力吸收壁105。这么一来，就能用与形成在半导体装置的芯片区域102中的布线和通路一样的材料形成密封环104和应力吸收壁105。
(第二实施例)下面，参照
本发明的第二实施例所涉及的电子器件及其制造方法。
图16是显示设有本发明的第二实施例所涉及的电子器件(具有将芯片区域围绕一圈的密封环的半导体装置)的晶片的一部分的俯视图。
如图16所示，在成为以例如硅衬底等为代表的半导体衬底的晶片201上配有分别成为半导体装置的多个芯片区域202。在各芯片区域202设有由多个元件构成且具有规定功能的集成电路。补充说明一下，各芯片区域202由设为方格形状的划线区域203划分开。
在此，一个半导体装置(即一个半导体芯片)，由配有由多个元件构成且具有规定功能的集成电路的芯片区域202，设在芯片区域202边缘部分、围绕该芯片区域202的密封环204以及设在密封环204外侧、断续地围绕密封环204的本发明的双重应力吸收壁205a、205b构成。就是说，除了应力吸收壁205具有双重结构这一点以外，本实施例的半导体装置基本上具有与第一实施例一样的结构。
补充说明一下，在本实施例中，也可以根据平面布置上的余地设置具有双重或双重以上的、例如三重或四重等结构的应力吸收壁205。
沿着划线区域203进行切割，如上所述形成有多个半导体装置的晶片201就分为一个个半导体装置(半导体芯片)。这时，因为形成有至少双重的应力吸收壁205，该应力吸收壁205围绕芯片区域202，所以即使由切割时的冲击、应力等或因它们而造成的裂纹破坏一个应力吸收壁(具体来说，外侧应力吸收壁205b)，冲击和应力等侵入其内侧即朝着芯片区域202内部侵入，冲击和应力等也会被位于已破坏的应力吸收壁内侧的其他应力吸收壁(具体来说，内侧应力吸收壁205a)吸收。就是说，能够防止冲击、应力或裂纹等到达密封环204而由此破坏密封环204。因此，能够防止在将晶片201分成半导体芯片的工序中密封环204和芯片区域202受损，半导体芯片的性能下降。
图17是沿图16中的BB’线的剖面图(包括位于芯片区域202边缘部分的密封环部分的半导体装置端部(具体来说，芯片区域202的布线结构和密封环204的结构)的剖面图)；图18是放大图16中的BB’线附近后的俯视图。补充说明一下，在图17和图18中显示夹着划线区域203的一对芯片区域202中的各个芯片区域的端部。
如图17和图18所示，切割前的半导体装置由芯片区域202和划线区域203构成，在芯片区域202中与划线区域203的边界附近形成有密封环204，同时在该密封环204外侧(划线区域203中的与芯片区域202的边界附近)形成有双重结构的应力吸收壁205a和205b。
下面，参照图19、图20、图21及图22，说明具有图17和图18所示的结构的半导体装置的制造方法。
首先，如图19所示，在晶片201(以下，称为衬底201)中的芯片区域202形成构成晶体管等元件的有源层210，同时在衬底201中的芯片区域202边缘部分(划线区域203附近的密封环形成区域)形成结构与有源层210一样的导电层220。
接着，在衬底201上沉积第一层间绝缘膜206后，利用光刻法和干蚀刻法在芯片区域202的第一层间绝缘膜206中形成用以形成第一通路211(参照图21)的通孔206a，同时在密封环形成区域的第一层间绝缘膜206中形成用以形成第一密封通路221(参照图21)的槽状凹部206b。同时，在应力吸收壁形成区域(芯片区域202附近的划线区域203)的第一层间绝缘膜206中形成用以形成第一缓冲通路231a(参照图21)的多个凹部206c和用以形成第一缓冲通路231b(参照图21)的多个凹部206d。
补充说明一下，在本实施例中，在芯片区域202的第一层间绝缘膜206中形成通孔206a时，同时形成了用以形成第一密封通路221的槽状凹部206b、用以形成第一缓冲通路231a的凹部206c以及用以形成第一缓冲通路231b的凹部206d。不言而喻，也可以在相互不同的工序中形成通孔206a、槽状凹部206b及凹部206c、206d；也可以同时形成这些凹部中的任意两个或两个以上的凹部。
接着，如图20所示，利用光刻法和干蚀刻法在芯片区域202的第一层间绝缘膜206中形成与通孔206a连接且用以形成第一布线212(参照图21)的布线槽206e，同时在密封环形成区域的第一层间绝缘膜206中形成与槽状凹部206b连接且用以形成第一密封布线221(参照图21)的布线槽206f。也可以同时在划线区域203的第一层间绝缘膜206中形成用以形成用作光刻的对准标记等的辅助布线240的布线槽206g。
接着，如图21所示，例如利用电镀法在设在第一层间绝缘膜206中的通孔206a、槽状凹部206b、凹部206c、206d以及布线槽206e、206f及206g中填入例如由铜组成的导电膜。之后，例如利用化学机械研磨法除去从凹部206c、206d和布线槽206e、206f及206g中溢出来的导电膜(位于第一层间绝缘膜206上侧的导电膜)。这么一来，在芯片区域202的第一层间绝缘膜206中就形成了与有源层210连接的第一通路211和与第一通路211连接的第一布线212(即由第一通路211和第一布线212构成的金属双层镶嵌布线)，同时在密封环形成区域的第一层间绝缘膜206中形成了与导电层220连接的第一密封通路221和与第一密封通路221连接的第一密封布线222。在应力吸收壁形成区域的第一层间绝缘膜206中形成了第一缓冲通路231a、231b，同时在划线区域203的第一层间绝缘膜206中形成了辅助布线240。
之后，如图22所示，与图19～图21所示的工序一样，在第一层间绝缘膜206上形成第二层间绝缘膜207后，在芯片区域202的第二层间绝缘膜207中形成与第一布线212连接的第二通路213和与第二通路213连接的第二布线214(即由第二通路213和第二布线214构成的金属双层镶嵌布线)，同时在密封环形成区域的第二层间绝缘膜207中形成与第一密封布线222连接的第二密封通路223和与第二密封通路223连接的第二密封布线224。同时，在应力吸收壁形成区域的第二层间绝缘膜207中形成与第一缓冲通路231a连接的第二缓冲通路232a、与第一缓冲通路231b连接的第二缓冲通路232b，同时在划线区域203的第二层间绝缘膜207中形成辅助布线240。
接着，如图22所示，与图19～图21所示的工序一样，在第二层间绝缘膜207上形成第三层间绝缘膜208后，在芯片区域202的第三层间绝缘膜208中形成与第二布线214连接的第三通路215和与第三通路215连接的第三布线216(即由第三通路215和第三布线216构成的金属双层镶嵌布线)，同时在密封环形成区域的第三层间绝缘膜208中形成与第二密封布线224连接的第三密封通路225和与第三密封通路225连接的第三密封布线226。同时，在应力吸收壁形成区域的第三层间绝缘膜208中形成与第二缓冲通路232a连接的第三缓冲通路233a、与第二缓冲通路232b连接的第三缓冲通路233b，同时在划线区域203的第三层间绝缘膜208中形成辅助布线240。
补充说明一下，在本实施例中，在各个层间绝缘膜中用铜设置了由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。也可以用下述做法来代替这一做法，就是在第一层(最下层)的层间绝缘膜中用钨设置通路和密封通路，在第二层层间绝缘膜中用铜设置布线和密封布线(最下层的布线和密封布线)，在第三层和第三层之后的层间绝缘膜中用铜设置由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。
之后，如图22所示，在成为最上层布线层的第三层间绝缘膜208上沉积成为该布线层的保护膜的钝化膜209。接着，用光刻法和干蚀刻法将第三布线216上的钝化膜209的一部分开口后，再在该开口部形成与第三布线216连接的衬垫电极217。这样，晶片201上的多个半导体装置就形成好了。
就是说，除了使应力吸收壁205具有双重结构这一点以外，换句话说，除了制作两个缓冲通路叠层结构以外，本实施例的半导体装置的制造方法基本上与第一实施例一样。
如上所述，根据本实施例，能在形成芯片区域202的通路211、213及215和布线212、214及216的同时，形成由密封通路221、223及225和密封布线222、224及226构成的密封环204。还能在密封环204外侧形成具有叠层了缓冲通路231a、232a及233a的结构的应力吸收壁205a和具有叠层了缓冲通路231b、232b及233b的结构的应力吸收壁205b，即具有双重结构的应力吸收壁205。
沿着划线区域203进行切割，如上所述形成有半导体装置的晶片201就分为一个个半导体装置(半导体芯片)。这时，在被切割的部分产生冲击、应力等或因此而引起的裂纹，朝着芯片区域202传播。这时，即使由这些冲击、应力或裂纹等破坏外侧应力吸收壁205b，这些冲击等朝着芯片区域202内部进一步传播，冲击、应力或裂纹等也会被已破坏的应力吸收壁205b内侧的应力吸收壁205a吸收。因此，能够防止冲击等朝着芯片区域202内部进一步传播。因为这样就能够防止密封环204受损，所以能够保持密封环204本来具有的功能，即防止水分和流动离子等从外部侵入芯片区域202内部的功能。因此能够提供可靠性很高的半导体装置。
根据本实施例，因为沿着密封环204延伸的方向互相独立、断续地配置应力吸收壁205a、205b的各个组成部分，所以即使该组成部分中的任一个组成部分因切割晶片时的裂纹等而受损并被破坏，应力吸收壁205a、205b的破坏也不会沿着密封环204延伸的方向扩大。就是说，因为应力吸收壁205a、205b的组成部分中的各个组成部分互相独立，所以能够防止已破坏的组成部分拖累与它邻接的其他组成部分脱落。通过使应力吸收壁205a、205b的各个组成部分的尺寸(具体来说，密封环204延伸的方向上的长度)很小，即使该组成部分因切割时的冲击、应力或裂纹等的影响而被破坏，也只有该已破坏的组成部分从切割成单个的半导体装置(切割后的半导体芯片)上脱落。就是说，因为应力吸收壁的损伤部分以不拖累其他组成部分的状态从切割成单个的半导体芯片上脱落，所以在对该半导体芯片进行封装时，能够防止因应力吸收壁的损伤部分和焊线的接触而引起的产品不良发生。
补充说明一下，在本实施例中，用通路(缓冲通路231a和231b、232a和232b及233a和233b)的叠层结构作为应力吸收壁205a、205b。也可以用与密封环204一样的、通路和布线的叠层结构来代替这一做法。用通路(密封通路221、223及225)和布线(密封布线222、224及226)的叠层结构作为密封环204。也可以利用与应力吸收壁205a和205b一样的、只有通路的叠层结构。补充说明一下，在用只有通路的叠层结构作为密封环204、应力吸收壁205a和205b的情况下，因为与利用通路和布线的叠层结构的情况相比，能使半导体装置内的密封环204和应力吸收壁205a、205b的宽度方向(从俯视图上看垂直于密封环204沿着芯片区域202边缘延伸的方向的方向)的占有区域变窄，所以对半导体装置的小型化很有效。
最好是这样的，在本实施例中，为构成密封环204所叠层的各导电体(组成部分)中至少有一个导电体在形成具有金属双层镶嵌结构的布线的工序中形成。这样，密封环204的组成部分，就以无“接缝”的状态穿过至少一个层间绝缘膜。就是说，因为通过在形成有密封环、晶体管等元件及布线层等的整个芯片区域202，在形成金属双层镶嵌布线的过程中形成密封环204的组成部分，能减少密封环204的“接缝”，所以能够防止切断晶片时的冲击和来自外部的水分侵入芯片区域202内。
在本实施例中，在划线区域203形成了应力吸收壁205a、205b。不限于此，只要应力吸收壁205a、205b形成在晶片切割部分和密封环204之间，则不管应力吸收壁205a、205b的形成位置如何，都能得到与本实施例一样的效果。就是说，也可以这样做，即将应力吸收壁205a、205b设在密封环204外侧，例如芯片区域202中与划线区域203的边界附近。
在本实施例中，将密封环204设在芯片区域202中的与划线区域203的边界附近。也可以这样做，即将密封环204设在应力吸收壁205内侧，例如划线区域203中切割后还残存为半导体装置(半导体芯片)端部的部分(即划线区域203中的与芯片区域202的边界附近)。
在本实施例中，在叠成三层的层间绝缘膜中形成了布线结构。不言而喻，层间绝缘膜的层数不限于三层，根据芯片结构，比三层少也可以、多也可以。
在本实施例中，用铜作构成密封环204和应力吸收壁205a、205b的导电材料。不限于此，也可以至少用钨、铝及铜中的一种来构成密封环204和应力吸收壁205a、205b。这么一来，就能用与形成在半导体装置的芯片区域202中的布线和通路一样的材料形成密封环204和应力吸收壁205a、205b。
(第三实施例)下面，参照
本发明的第三实施例所涉及的电子器件及其制造方法。
图23是显示设有本发明的第三实施例所涉及的电子器件(具有将芯片区域围绕一圈的密封环的半导体装置)的晶片的一部分的俯视图。
如图23所示，在成为以例如硅衬底等为代表的半导体衬底的晶片301上配有分别成为半导体装置的多个芯片区域302。在各个芯片区域302设有由多个元件构成且具有规定功能的集成电路。补充说明一下，芯片区域302中的各芯片区域由设为方格形状的划线区域303划分开。
在此，一个半导体装置(即一个半导体芯片)，由配有由多个元件构成且具有规定功能的集成电路的芯片区域302，设在芯片区域302边缘部分、围绕该芯片区域302的密封环304以及设在密封环304外侧、断续地围绕密封环304的本发明的双重应力吸收壁305a、305b构成。就是说，与第二实施例一样，除了应力吸收壁305具有双重结构这一点以外，本实施例的半导体装置基本上具有与第一实施例一样的结构。在第二实施例的半导体装置中，双重结构的应力吸收壁205a、205b中的各重应力吸收壁中的间隙部分互相不错开。与此相对，在本实施例的半导体装置中，双重结构的应力吸收壁305a、305b中的各重应力吸收壁中的间隙部分相互错开。
补充说明一下，在本实施例中，也可以根据平面布置上的余地设置具有双重或双重以上的、例如三重或四重等结构的应力吸收壁305。
沿着划线区域303进行切割，如上所述形成有多个半导体装置的晶片301就分为一个个半导体装置(半导体芯片)。这时，因为形成有至少双重的应力吸收壁305，该应力吸收壁305围绕芯片区域302，所以即使由切割时的冲击、应力等或因此而造成的裂纹破坏一个应力吸收壁(具体来说，外侧应力吸收壁305b)，冲击和应力等侵入其内侧即朝着芯片区域302内部侵入，冲击和应力等也会被位于已破坏的应力吸收壁内侧的其他应力吸收壁(具体来说，内侧应力吸收壁305a)吸收。就是说，能够防止冲击、应力或裂纹等到达密封环304而由此破坏密封环304。
根据本实施例，因为形成具有双重结构的应力吸收壁305a、305b，使应力吸收壁305a、305b中的各重应力吸收壁中的间隙部分相互错开，所以在从晶片切割部分朝着存在密封环304、芯片区域302的方向看的情况下，对整个多重应力吸收壁305而言，其组成部分的配置成为无缝隙的样子。因此，能够用内侧应力吸收壁305a可靠地吸收从外侧应力吸收壁305b的间隙部分朝着芯片区域302的方向侵入的切割时的冲击、应力或裂纹等。于是，能够防止密封环304和芯片区域302在将晶片301分成半导体芯片的工序中受损，半导体芯片的性能下降。
图24是沿图23中的CC’线的剖面图(包括位于芯片区域302边缘部分的密封环部分的半导体装置端部(具体来说，芯片区域302的布线结构和密封环304的结构)的剖面图)；图25是放大图23中的CC’线附近后的俯视图。补充说明一下，在图24和图25中显示夹着划线区域303的一对芯片区域302中的各个芯片区域的端部。在图24中显示具有双重结构的应力吸收壁305a、305b中的各重应力吸收壁的组成部分互相邻接之处的剖面结构。在此，因为具有双重结构的应力吸收壁305a、305b中的各重应力吸收壁中的间隙部分相互错开，所以应力吸收壁形成区域的任一处的剖面结构都形成有应力吸收壁305a、305b中各重应力吸收壁的组成部分中的至少一个组成部分。
如图24和图25所示，切割前的半导体装置由芯片区域302和划线区域303构成，在芯片区域302中与划线区域303的边界附近形成有密封环304，在该密封环304外侧(划线区域303中与芯片区域302的边界附近)形成有双重结构的应力吸收壁305a、305b。
如图24所示，在晶片301(以下，称为衬底301)中的芯片区域302形成有构成晶体管等元件的有源层310，同时在衬底301中的芯片区域302边缘部分(划线区域303附近的密封环形成区域)形成有结构与有源层310一样的导电层320。在衬底301上沉积了第一层间绝缘膜306，在芯片区域302的第一层间绝缘膜306中形成有与有源层310连接的第一通路311和与第一通路311连接的第一布线312(即由第一通路311和第一布线312构成的金属双层镶嵌布线)，同时在密封环形成区域的第一层间绝缘膜306中形成有与导电层320连接的第一密封通路321和与第一密封通路321连接的第一密封布线322。在应力吸收壁形成区域的第一层间绝缘膜306中形成有第一缓冲通路331a、331b，同时在划线区域303的第一层间绝缘膜306中形成有辅助布线340。
如图24所示，在第一层间绝缘膜306上形成有第二层间绝缘膜307，在芯片区域302的第二层间绝缘膜307中形成有与第一布线312连接的第二通路313和与第二通路313连接的第二布线314(即由第二通路313和第二布线314构成的金属双层镶嵌布线)，同时在密封环形成区域的第二层间绝缘膜307中形成有与第一密封布线322连接的第二密封通路323和与第二密封通路323连接的第二密封布线324。在应力吸收壁形成区域的第二层间绝缘膜307中形成有与第一缓冲通路331a连接的第二缓冲通路332a、与第一缓冲通路331b连接的第二缓冲通路332b，同时在划线区域303的第二层间绝缘膜307中形成有辅助布线340。
如图24所示，在第二层间绝缘膜307上形成有第三层间绝缘膜308，在芯片区域302的第三层间绝缘膜308中形成有与第二布线314连接的第三通路315和与第三通路315连接的第三布线316(即由第三通路315和第三布线316构成的金属双层镶嵌布线)，同时在密封环形成区域的第三层间绝缘膜308中形成有与第二密封布线324连接的第三密封通路325和与第三密封通路325连接的第三密封布线326。在应力吸收壁形成区域的第三层间绝缘膜308中形成有与第二缓冲通路332a连接的第三缓冲通路333a、与第二缓冲通路332b连接的第三缓冲通路333b，同时在划线区域303的第三层间绝缘膜308中形成有辅助布线340。
补充说明一下，在本实施例中，在各个层间绝缘膜中用铜设置了由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。也可以用下述做法来代替这一做法，就是在第一层(最下层)的层间绝缘膜中用钨设置通路和密封通路，在第二层层间绝缘膜中用铜设置布线和密封布线(最下层的布线和密封布线)，在第三层和第三层之后的层间绝缘膜中用铜设置由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。
如图24所示，在成为最上层布线层的第三层间绝缘膜308上沉积了成为该布线层的保护膜的钝化膜309。在第三布线316上的钝化膜309的一部分开了口，在该开口部形成有与第三布线316连接的衬垫电极317。
补充说明一下，除了使用的光掩模中的双重结构应力吸收壁形成用掩模图案的平面布置之外，用以制造具有图23～图25所示的结构的本实施例的半导体装置的方法基本上与图19～图22所示的第二实施例的半导体装置的制造方法一样。
如上所述，根据本实施例，能在形成芯片区域302的通路311、313及315和布线312、314及316的同时，形成由密封通路321、323及325和密封布线322、324及326构成的密封环304。还能在密封环304外侧形成具有叠层了缓冲通路331a、332a及333a的结构的应力吸收壁305a和具有叠层了缓冲通路331b、332b及333b的结构的应力吸收壁305b，即具有双重结构的应力吸收壁305。
根据上述方法形成有半导体装置的晶片301，沿着划线区域303进行切割，就分为一个个半导体装置(半导体芯片)。这时，在被切割的部分产生冲击、应力等或因此而引起的裂纹，朝着芯片区域302传播。这时，即使由这些冲击、应力或裂纹等破坏外侧应力吸收壁305b，这些冲击等朝着芯片区域302内部进一步传播，冲击、应力或裂纹等也会被已破坏的应力吸收壁305b内侧的应力吸收壁305a吸收。因此，能够防止冲击等朝着芯片区域302内部进一步传播。因为这样就能够防止密封环304受损，所以能够保持密封环304本来具有的功能，即防止水分和流动离子等从外部侵入芯片区域302内部的功能。因此能够提供可靠性很高的半导体装置。
根据本实施例，因为形成具有双重结构的应力吸收壁305a、305b，使应力吸收壁305a、305b中的各重应力吸收壁中的间隙部分相互错开，所以在从晶片切割部分朝着存在密封环304、芯片区域302的方向看的情况下，对整个多重应力吸收壁305而言，其组成部分的配置就是无间隙的。因此，能够用内侧应力吸收壁305a可靠地吸收从外侧应力吸收壁305b的间隙部分朝着芯片区域302的方向侵入的切割时的冲击、应力或裂纹等。因为这样就能够防止密封环304受损，所以能够保持密封环304本来具有的功能，即防止水分和流动离子等从外部侵入芯片区域302内部的功能。因此能够提供可靠性很高的半导体装置。
补充说明一下，在本实施例中，用通路(缓冲通路331a和331b、332a和332b及333a和333b)的叠层结构作应力吸收壁305a、305b。也可以用与密封环304一样的、通路和布线的叠层结构来代替这一做法。用通路(密封通路321、323及325)和布线(密封布线322、324及326)的叠层结构作密封环304。也可以利用与应力吸收壁305a和305b一样的、只有通路的叠层结构。补充说明一下，在用只有通路的叠层结构作为密封环304、应力吸收壁305a和305b的情况下，因为与利用通路和布线的叠层结构的情况相比，能使半导体装置内的密封环304和应力吸收壁305a、305b的宽度方向(从俯视图上看垂直于密封环304沿着芯片区域302边缘延伸的方向的方向)的占有区域变窄，所以对半导体装置的小型化很有效。
最好是这样的，在本实施例中，为构成密封环304所叠层的各导电体(组成部分)中至少有一个导电体在形成具有金属双层镶嵌结构的布线的工序中形成。这样，密封环304的组成部分，就以无“接缝”的状态穿过至少一个层间绝缘膜。就是说，因为通过在形成有密封环、晶体管等元件及布线层等的整个芯片区域302，在形成金属双层镶嵌布线的过程中形成密封环304的组成部分，能减少密封环304的“接缝”，所以能够防止切断晶片时的冲击和来自外部的水分侵入芯片区域302内。
在本实施例中，在划线区域303形成了应力吸收壁305a、305b。不限于此，只要应力吸收壁305a、305b形成在晶片切割部分和密封环304之间，则不管应力吸收壁305a、305b的形成位置如何，都能得到与本实施例一样的效果。就是说，也可以这样做，即将应力吸收壁305a、305b设在密封环304外侧，例如芯片区域302中与划线区域303的边界附近。
在本实施例中，将密封环304设在芯片区域302中的与划线区域303的边界附近。也可以这样做，即将密封环304设在应力吸收壁305内侧，例如划线区域303中切割后还残存为半导体装置(半导体芯片)端部的部分(即划线区域303中的与芯片区域302的边界附近)。
在本实施例中，在叠成三层的层间绝缘膜中形成了布线结构。不言而喻，层间绝缘膜的层数不限于三层，根据芯片结构，比三层少也可以、多也可以。
在本实施例中，用铜作构成密封环304和应力吸收壁305a、305b的导电材料。不限于此，也可以至少用钨、铝及铜中的一种来构成密封环304和应力吸收壁305a、305b。这么一来，就能用与形成在半导体装置的芯片区域302中的布线和通路一样的材料形成密封环304和应力吸收壁305a、305b。
(第四实施例)下面，参照
本发明的第四实施例所涉及的电子器件及其制造方法。
图26是显示设有本发明的第四实施例所涉及的电子器件(具有将芯片区域围绕一圈的密封环的半导体装置)的晶片的一部分的俯视图。
如图26所示，在成为以例如硅衬底等为代表的半导体衬底的晶片401上配有分别成为半导体装置的多个芯片区域402。在各芯片区域402设有由多个元件构成且具有规定功能的集成电路。补充说明一下，各芯片区域402由设为方格形状的划线区域403划分开。
在此，一个半导体装置(即一个半导体芯片)，由配有由多个元件构成且具有规定功能的集成电路的芯片区域402，设在芯片区域402边缘部分、围绕该芯片区域402的密封环404以及设在密封环404外侧、断续地围绕密封环404的本发明的双重应力吸收壁405a、405b构成。就是说，与第二或第三实施例一样，除了应力吸收壁405具有双重结构这一点以外，本实施例的半导体装置基本上具有与第一实施例一样的结构。本实施例的半导体装置，具有双重结构的应力吸收壁405a、405b中外侧应力吸收壁405b的组成部分，与内侧应力吸收壁405a的组成部分相比，沿密封环404延伸的方向的长度更短。
补充说明一下，在本实施例中，也可以根据平面布置上的余地设置具有双重或双重以上的、例如三重或四重等结构的应力吸收壁405。在这种情况下，双重或双重以上的应力吸收壁405中形成在离密封环404最远的位置的应力吸收壁的组成部分，与其他应力吸收壁的组成部分相比，沿密封环404延伸的方向的长度更短。
沿着划线区域403进行切割，如上所述形成有多个半导体装置的晶片401就分为一个个半导体装置(半导体芯片)。这时，因为形成有至少双重的应力吸收壁405，该应力吸收壁405围绕芯片区域402，所以即使由切割时的冲击、应力等或因此而引起的裂纹破坏一个应力吸收壁(具体来说，外侧应力吸收壁405b)，冲击和应力等侵入其内侧即朝着芯片区域402内部侵入，冲击和应力等也会被位于已破坏的应力吸收壁内侧的其他应力吸收壁(具体来说，内侧应力吸收壁405a)吸收。就是说，能够防止冲击、应力或裂纹等到达密封环404而由此破坏密封环404。
根据本实施例，因为位于离晶片切割部分最近的位置的应力吸收壁405b，即形成在离密封环404最远的位置的应力吸收壁405b的组成部分的长度很小，所以能够将切割时的裂纹和冲击等分散得很小而吸收。于是，能够防止将晶片401分为一个个半导体芯片时密封环404和芯片区域402受损而半导体芯片的性能下降。因为应力吸收壁405b的组成部分很小，所以即使该组成部分受到切割时的裂纹和冲击等被破坏，该组成部分也容易从半导体装置(切割成单个的半导体芯片)脱落。因而，因为能够防止该已破坏的组成部分以从切割成单个的半导体芯片端部飞出的状态留下来，所以在对该半导体芯片进行封装时，能不发生因应力吸收壁405b的残骸和焊线的接触而引起的产品不良。
图27是沿图26中的DD’线的剖面图(包括位于芯片区域402边缘部分的密封环部分的半导体装置端部(具体来说，芯片区域402的布线结构和密封环404的结构)的剖面图)；图28是放大图26中的DD’线附近后的俯视图。补充说明一下，在图27和图28中显示夹着划线区域403的一对芯片区域402中的各个芯片区域的端部。在图27中显示具有双重结构的应力吸收壁405a、405b中的各重应力吸收壁的组成部分互相邻接之处的剖面结构。
如图27和图28所示，切割前的半导体装置由芯片区域402和划线区域403构成，在芯片区域402中与划线区域403的边界附近形成有密封环404，在该密封环404外侧(划线区域403中与芯片区域402的边界附近)形成有双重结构的应力吸收壁405a、405b。
如图27所示，在晶片401(以下，称为衬底401)中的芯片区域402形成有构成晶体管等元件的有源层410，同时在衬底401中的芯片区域402边缘部分(划线区域403附近的密封环形成区域)形成有结构与有源层410一样的导电层420。在衬底401上沉积了第一层间绝缘膜406，在芯片区域402的第一层间绝缘膜406中形成有与有源层410连接的第一通路411和与第一通路411连接的第一布线412(即由第一通路411和第一布线412构成的金属双层镶嵌布线)，同时在密封环形成区域的第一层间绝缘膜406中形成有与导电层420连接的第一密封通路421和与第一密封通路421连接的第一密封布线422。在应力吸收壁形成区域的第一层间绝缘膜406中形成有第一缓冲通路431a、431b，同时在划线区域403的第一层间绝缘膜406中形成有辅助布线440。
如图27所示，在第一层间绝缘膜406上形成有第二层间绝缘膜407，在芯片区域402的第二层间绝缘膜407中形成有与第一布线412连接的第二通路413和与第二通路413连接的第二布线414(即由第二通路413和第二布线414构成的金属双层镶嵌布线)，同时在密封环形成区域的第二层间绝缘膜407中形成有与第一密封布线422连接的第二密封通路423和与第二密封通路423连接的第二密封布线424。在应力吸收壁形成区域的第二层间绝缘膜407中形成有与第一缓冲通路431a连接的第二缓冲通路432a、与第一缓冲通路431b连接的第二缓冲通路432b，同时在划线区域403的第二层间绝缘膜407中形成有辅助布线440。
如图27所示，在第二层间绝缘膜407上形成有第三层间绝缘膜408，在芯片区域402的第三层间绝缘膜408中形成有与第二布线414连接的第三通路415和与第三通路415连接的第三布线416(即由第三通路415和第三布线416构成的金属双层镶嵌布线)，同时在密封环形成区域的第三层间绝缘膜408中形成有与第二密封布线424连接的第三密封通路425和与第三密封通路425连接的第三密封布线426。在应力吸收壁形成区域的第三层间绝缘膜408中形成有与第二缓冲通路432a连接的第三缓冲通路433a、与第二缓冲通路432b连接的第三缓冲通路433b，同时在划线区域403的第三层间绝缘膜408中形成有辅助布线440。
补充说明一下，在本实施例中，在各个层间绝缘膜中用铜设置了由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。也可以用下述做法来代替这一做法，就是在第一层(最下层)的层间绝缘膜中用钨设置通路和密封通路，在第二层层间绝缘膜中用铜设置布线和密封布线(最下层的布线和密封布线)，在第三层和第三层之后的层间绝缘膜中用铜设置由通路和布线或由密封通路和密封布线构成的金属双层镶嵌结构。
如图27所示，在成为最上层布线层的第三层间绝缘膜408上沉积了成为该布线层的保护膜的钝化膜409。在第三布线416上的钝化膜409的一部分开了口，在该开口部形成有与第三布线416连接的衬垫电极417。
补充说明一下，除了使用的光掩模中的双重结构应力吸收壁形成用掩模图案的平面布置之外，用以制造具有图26～图28所示的结构的本实施例的半导体装置的方法基本上与图19～图22所示的第二实施例的半导体装置的制造方法一样。
如上所述，根据本实施例，能在形成芯片区域402的通路411、413及415和布线412、414及416的同时，形成由密封通路421、423及425和密封布线422、424及426构成的密封环404。还能在密封环404外侧形成具有叠层了缓冲通路431a、432a及433a的结构的应力吸收壁405a和具有叠层了缓冲通路431b、432b及433b的结构的应力吸收壁405b，即具有双重结构的应力吸收壁405。
沿着划线区域403进行切割，如上所述形成有半导体装置的晶片401就分为一个个半导体装置(半导体芯片)。这时，在被切割的部分产生冲击、应力等或因此而引起的裂纹，朝着芯片区域402传播。这时，即使由这些冲击、应力或裂纹等破坏外侧应力吸收壁405b，这些冲击等朝着芯片区域402内部进一步传播，冲击、应力或裂纹等也会被已破坏的应力吸收壁405b内侧的应力吸收壁405a吸收。因此，能够防止冲击等朝着芯片区域402内部进一步传播。因为这样就能够防止密封环404受损，所以能够保持密封环404本来具有的功能，即防止水分和流动离子等从外部侵入芯片区域402内部的功能。因此能够提供可靠性很高的半导体装置。
根据本实施例，因为具有双重结构的应力吸收壁405a、405b中位于离晶片切割部分最近的位置的应力吸收壁405b，即形成在离密封环404最远的位置的应力吸收壁405b的组成部分的长度很小，所以能够将切割时的裂纹和冲击等分散得很小而吸收。于是，能够防止将晶片401分为一个个半导体芯片时密封环404和芯片区域402受损而半导体芯片的性能下降。因为应力吸收壁405b的组成部分很小，所以即使该组成部分受到切割时的裂纹和冲击等被破坏，该组成部分也容易从半导体装置(切割成单个的半导体芯片)脱落。因而，因为能够防止该已破坏的组成部分以从切割成单个的半导体芯片端部飞出的状态留下来，所以在对该半导体芯片进行封装时，能不发生因应力吸收壁405b的残骸和焊线的接触而引起的产品不良。
补充说明一下，在本实施例中，用通路(缓冲通路431a和431b、432a和432b及433a和433b)的叠层结构作为应力吸收壁405a、405b。也可以用与密封环404一样的、通路和布线的叠层结构来代替这一做法。用通路(密封通路421、423及425)和布线(密封布线422、424及426)的叠层结构作为密封环404。也可以利用与应力吸收壁405a和405b一样的、只有通路的叠层结构。补充说明一下，在用只有通路的叠层结构作为密封环404、应力吸收壁405a和405b的情况下，因为与利用通路和布线的叠层结构的情况相比，能使半导体装置内的密封环404和应力吸收壁405a、405b的宽度方向(从俯视图上看垂直于密封环404沿着芯片区域402边缘延伸的方向的方向)的占有区域变窄，所以对半导体装置的小型化很有效。
最好是这样的，在本实施例中，为构成密封环404所叠层的各导电体(组成部分)中至少有一个导电体在形成具有金属双层镶嵌结构的布线的工序中形成。这样，密封环404的组成部分，就以无“接缝”的状态穿过至少一个层间绝缘膜。就是说，因为通过在形成有密封环、晶体管等元件及布线层等的整个芯片区域402，在形成金属双层镶嵌布线的过程中形成密封环404的组成部分，能减少密封环404的“接缝”，所以能够防止切断晶片时的冲击和来自外部的水分侵入芯片区域402内。
在本实施例中，在划线区域403形成了应力吸收壁405a、405b。不限于此，只要应力吸收壁405a、405b形成在晶片切割部分和密封环404之间，则不管应力吸收壁405a、405b的形成位置如何，都能得到与本实施例一样的效果。就是说，也可以这样做，即将应力吸收壁405a、405b设在密封环404外侧，例如芯片区域402中与划线区域403的边界附近。
在本实施例中，将密封环404设在芯片区域402中的与划线区域403的边界附近。也可以这样做，即将密封环404设在应力吸收壁405内侧，例如划线区域403中切割后还残存为半导体装置(半导体芯片)端部的部分(即划线区域403中的与芯片区域402的边界附近)。
在本实施例中，在叠成三层的层间绝缘膜中形成了布线结构。不言而喻，层间绝缘膜的层数不限于三层，根据芯片结构，比三层少也可以、多也可以。
在本实施例中，用铜作构成密封环404和应力吸收壁405a、405b的导电材料。不限于此，也可以至少用钨、铝及铜中的一种来构成密封环404和应力吸收壁405a、405b。这么一来，就能用与形成在半导体装置的芯片区域402中的布线和通路一样的材料形成密封环404和应力吸收壁405a、405b。
下面，以第一实施例的密封环104为例说明本发明的实施例中的各实施例中的密封环结构的变形例。有关其他实施例的密封环204、304及404，情况也一样。
图29(a)～图29(f)显示本发明的实施例中的各实施例中的密封环结构的变形例的剖面结构；图30(a)～图30(c)和图31(a)～图31(c)显示本发明的实施例中的各实施例中的密封环结构的变形例的平面结构。补充说明一下，在图30(a)～图30(c)和图31(a)～图31(c)中，用较粗的实线示意地显示了密封环104。
首先，图29(a)所示的密封环结构，将形成在最上层层间绝缘膜(第三层间绝缘膜108)中的第三密封布线126上的钝化膜109开了口，在该开口部中设有盖层127。这样，因为芯片区域102的钝化膜109和密封环形成区域外侧(包括划线区域103)的钝化膜109就成为相互不连接的状态，所以切割时划线区域103附近的钝化膜109所受到的机械冲击也就难以传播给沉积在芯片区域102的钝化膜109等膜中。就是说，因为在芯片区域102中的与划线区域103的边界附近的钝化膜109中某些部分存在不连续的地方，所以能够防止切割晶片时的冲击达到芯片区域102。
接着，图29(b)所示的密封环结构与图29(a)所示的密封环结构不同之处有三点，就是在第一层间绝缘膜106中设置与导电层120连接的密封通路121a、121b来代替第一密封通路121，在第二层间绝缘膜107中设置与第一密封布线122连接的密封通路123a、123b来代替第二密封通路123和第二密封布线124，以及在第三层间绝缘膜108中设置与密封通路123a连接的密封通路125a、与密封通路123b连接的密封通路125b来代替第三密封通路125和第三密封布线125。补充说明一下，密封通路121a、121b上部与第一密封布线122连接；密封通路125a、125b上部与盖层127连接。根据图29(b)所示的密封环结构，基于图29(a)所示的密封环结构而得到的效果以外，还有下述效果。就是说，因为密封通路的宽度与密封布线相比更窄，所以密封通路的强度与密封布线相比稍微低一点。与此相对，如图29(b)所示的密封环结构那样，不是使用一个密封通路，而是使用分支为两个或两个以上的密封通路作为构成密封环的组成部分，这样，在设有该分支的密封通路的层间绝缘膜中，某些部分就能实现密封环的多重结构(将芯片区域102围绕多重的结构)。因此，与在某个层间绝缘膜内具有一个(即单重结构的)密封通路的密封环相比，图29(b)所示的具有多重结构部分的密封环结构的强度提高。
接着，图29(c)所示的密封环结构，在芯片区域102中的划线区域103附近(即在密封环形成区域)设有由密封环104a、104b构成的双重密封环结构。具体来说，密封环104a，由形成在衬底101中的导电层120a、形成在第一层间绝缘膜106中且与导电层120a连接的密封通路121a、形成在第二层间绝缘膜107下部且与密封通路121a连接的密封通路123a、形成在第二层间绝缘膜107上部且与密封通路123a连接的密封布线124a以及形成在第三层间绝缘膜108中且与密封布线124a连接的密封通路125a构成；密封环104b，由形成在衬底101中的导电层120b、形成在第一层间绝缘膜106中且与导电层120b连接的密封通路121b、形成在第二层间绝缘膜107下部且与密封通路121b连接的密封通路123b、形成在第二层间绝缘膜107上部且与密封通路123b连接的密封布线124b以及形成在第三层间绝缘膜108中且与密封布线124b连接的密封通路125b构成。补充说明一下，形成在最上层层间绝缘膜(第三层间绝缘膜108)中的密封通路125a、125b上的钝化膜分别开了口，在该开口部中的各个开口部中设有盖层127a、127b。根据图29(c)所示的密封环结构，在芯片区域102边缘部分形成有连续地围绕芯片区域102的双重密封环即密封环104a、104b。于是，能更可靠地防止在沿划线区域103对半导体晶片(衬底)101进行切割，取出已做好的一个个半导体芯片(半导体装置)的时候，切割装置的刀刃与划线(划线区域)103接触而产生的冲击，即切割时的机械冲击加到芯片区域102，或由此芯片区域102被破坏。形成在密封环104a、104b最上部的盖层127a、127b，设在连续地围绕芯片区域102的钝化膜109的开口部中。因而，形成在芯片区域102的钝化膜109和形成在划线区域103的钝化膜109，被盖层127a、127b分开。就是说，因为划线区域103和芯片区域102不会通过钝化膜109互相连接，所以几乎没有切割时划线区域103的钝化膜109所受到的冲击通过钝化膜109传播给芯片区域102的情况。
接着，图29(d)所示的密封环结构与图29(c)所示的密封环结构一样，将图29(b)所示的密封环结构设置为双重，除能收到与图29(c)所示的密封环结构一样的效果以外，还能收到与图29(b)所示的密封环结构一样的效果。
补充说明一下，如图29(e)所示，在图29(c)所示的密封环结构中也可以不对钝化膜109开口且不设置盖层127a、127b，也可以只设置盖层127a、127b中的任一个盖层，省略图示。
如图29(f)所示，在图29(d)所示的密封环结构中，也可以不对钝化膜109开口且不设置盖层127a、127b，也可以只设置盖层127a、127b中的任一个盖层，省略图示。
接着，图30(a)所示的密封环结构的平面结构，从衬底101(即钝化膜109)上方来看，密封环104具有矩形凹凸。
图30(b)所示的密封环结构的平面结构，从衬底101上方来看，密封环104具有三角形波浪状凹凸。
图30(c)所示的密封环结构的平面结构，在密封环104侧面部分设有朝着划线区域103延伸的多个凸起。就是说，密封环104在垂直于划线区域103延伸的方向的方向上具有多个凸起。
补充说明一下，对应于图30(a)～图30(c)的半导体装置的剖面结构，除了因观察断面之处不同，密封环104的形成位置就在水平方向上变化或密封环104的形成宽度就变化这些地方以外，其他地方与图2所示的第一实施例或图29(a)、图29(b)所示的所述变形例一样。
在具有图30(a)～图30(c)中的任一个附图所示的密封环结构的半导体装置中，不仅沿着与划线区域103延伸的方向平行的方向设有保护芯片区域102的密封环104的屏蔽，沿着垂直的方向、偏斜的方向也设有该屏蔽。因此，能够防止切割晶片时切割装置的刀刃和钝化膜109等膜接触而产生的冲击、应力以及因它们而产生的晶片(衬底101)的裂纹等沿着密封环104侧面(呈与划线区域103面对面的样子的面)发展。
接着，图31(a)所示的密封环结构的平面结构如下划线区域103一侧的密封环104b，从衬底101(即钝化膜109)上方来看具有矩形凹凸。
接着，图31(b)所示的密封环结构的平面结构如下划线区域103一侧的密封环104b，从衬底101上方来看具有三角形波浪状凹凸。
图31(c)所示的密封环结构的平面结构，在划线区域103一侧的密封环104b侧面部分设有朝着划线区域103延伸的多个凸起。就是说，密封环104b在垂直于划线区域103延伸的方向的方向上具有多个凸起。
补充说明一下，对应于图31(a)～图31(c)的半导体装置的剖面结构，除了因观察断面之处不同，密封环104的形成位置就在水平方向上变化或密封环104的形成宽度就变化这些地方以外，其他地方与图29(c)～图29(f)所示的所述变形例一样。
根据具有图31(a)～图31(c)中的任一个附图所示的本实施例的密封环结构的半导体装置，除了具有因双重密封环结构而收到的、与图29(c)～29(f)所示的变形例一样的效果以外，还收到下述效果。就是说，不仅沿着与划线区域103延伸的方向平行的方向设有保护芯片区域102的密封环104a、104b中位于划线区域103一侧的密封环104b的屏蔽，沿着垂直的方向、偏斜的方向也设有该屏蔽。因此，能够防止切割晶片时切割装置的刀刃和钝化膜109等膜接触而产生的冲击、应力以及因它们而产生的晶片(衬底101)的裂纹等沿着密封环104b侧面(呈与划线区域103面对面的样子的面)发展。
补充说明一下，在图31(a)～图31(c)中的各个附图所示的密封环结构(双重结构)中说明的是，具有线状平面形状的密封环104a和具有除了线状以外的其他平面形状的密封环104b的组合。也可以密封环104a、104b分别具有线状以外的其他平面形状(平面形状可以相同，也可以不同)。也可以是这样的，至少位于最外侧的密封环使用具有线状以外的其他平面形状的三重或三重以上的密封环结构。但是，在使用分别具有线状以外的其他平面形状的多个密封环或者使用三重或三重以上的密封环结构的情况下，有可能密封环部分在半导体装置(半导体芯片)的宽度中占有的宽度变大而不利于半导体装置的小型化。因此，最好是这样的，如图31(a)～图31(c)中的各个附图所示的密封环结构那样，使用将具有线状平面形状的密封环和具有线状以外的其他平面形状的密封环组合起来构成的双重密封环结构。
-工业实用性-综上所述，本发明涉及围绕芯片区域周围形成的密封环和具有保护它的机构的电子器件及其制造方法，能够收到以下效果，即利用应力吸收壁阻止切割时产生的裂纹和应力等而保持密封环的、可靠地保护芯片区域内部的功能，非常有用。
权利要求
1.一种电子器件，其特征在于，包括形成在衬底中的芯片区域的元件，形成在所述衬底上的多个层间绝缘膜的叠层结构，形成在所述芯片区域中所述多个层间绝缘膜中的至少一个层间绝缘膜中的布线，形成在所述芯片区域中所述多个层间绝缘膜中的至少一个层间绝缘膜中且将所述元件和所述布线连接起来或将所述布线互相连接起来的插塞，密封环，该密封环形成在所述芯片区域边缘部分中所述多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且连续地围绕所述芯片区域，以及应力吸收壁，形成在所述密封环外侧的所述多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且断续地围绕所述密封环。
2.根据权利要求1所述的电子器件，其特征在于所述应力吸收壁，将所述密封环围绕双重或双重以上。
3.根据权利要求2所述的电子器件，其特征在于所述双重或双重以上的应力吸收壁中的各重应力吸收壁中的间隙部分相互错开。
4.根据权利要求2所述的电子器件，其特征在于所述双重或双重以上的应力吸收壁中形成在离所述密封环最远的位置的应力吸收壁的组成部分，与所述双重或双重以上的应力吸收壁中的其他应力吸收壁的组成部分相比，沿所述密封环延伸的方向的长度短。
5.根据权利要求1所述的电子器件，其特征在于所述密封环和所述应力吸收壁，由钨、铝及铜中的至少一种构成。
6.一种电子器件的制造方法，其特征在于，该电子器件包括形成在衬底中的芯片区域的元件；形成在所述衬底上的多个层间绝缘膜的叠层结构；形成在所述芯片区域中所述多个层间绝缘膜中的至少一个层间绝缘膜中的布线；形成在所述芯片区域中所述多个层间绝缘膜中的至少一个层间绝缘膜中且将所述元件和所述布线连接起来或将所述布线互相连接起来的插塞；密封环，该密封环形成在所述芯片区域边缘部分中所述多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且连续地围绕所述芯片区域；以及应力吸收壁，形成在所述密封环外侧的所述多个层间绝缘膜的叠层结构中，使得穿过该叠层结构且断续地围绕所述密封环；所述电子器件的制造方法包括在所述多个层间绝缘膜中的一个绝缘膜中形成用以填入所述插塞或所述布线的第一凹部、用以填入所述密封环的一部分的第二凹部以及用以填入所述应力吸收壁的一部分的第三凹部的工序，在所述第一凹部、所述第二凹部以及所述第三凹部中填入导电膜，形成所述插塞或所述布线、所述密封环的一部分、以及所述应力吸收壁的一部分的工序，以及在设有所述布线、所述插塞、所述密封环以及所述应力吸收壁的所述多个层间绝缘膜的叠层结构上形成保护膜的工序。
全文摘要
本发明公开了一种电子器件及其制造方法。在衬底(101)上形成有层间绝缘膜(106～108)的叠层结构。在芯片区域(102)的层间绝缘膜(106～108)中形成有布线(112、114、116)，同时形成有通路(111、113、115)。在芯片区域(102)边缘部分中的层间绝缘膜(106～108)的叠层结构中形成有穿过该叠层结构且连续地围绕芯片区域(102)的密封环(104)。在密封环(104)外侧的层间绝缘膜(106～108)的叠层结构中形成有穿过该叠层结构且断续地围绕密封环(104)的应力吸收壁(105)。因此能使切割时的损伤到达密封环和芯片区域的危险性下降，而由此防止电子器件的可靠性下降。
文档编号H01L21/301GK1753169SQ20051010345
公开日2006年3月29日 申请日期2005年9月15日 优先权日2004年9月24日
发明者筒江诚 申请人:松下电器产业株式会社