专利名称：存储器件及其制造方法
技术领域：
本发明涉及一种存储器件，更具体地，涉及一种分裂栅(闪速)电可擦除可编程只读存储器(EEPROM)及其制造方法。
背景技术：
具有电编程和擦除功能的非易失性存储器件的典型实例是(闪速)EEPROM(Electrically Erasable Programmable Read OnlyMemory，电可擦除可编程只读存储器)单元。这种(闪速)EEPROM单元可以被分类为堆叠(stack)结构和分裂栅(split gate，分离栅)结构。
图1示出根据相关技术的堆叠型EEPROM单元的截面图。图2示出根据相关技术的分裂栅型EEPROM单元的截面图。
如图1所示，根据相关技术的堆叠型EEPROM单元包括依次形成的p型半导体衬底1、隧道氧化物(tunneling oxide)层2、浮动栅(floating gate，浮置栅)3、共聚氧化物(inter-poly oxide)层4、和控制栅5。以及，通过注入诸如n型杂质离子，在p型半导体衬底1中的浮动栅3和控制栅5的相对侧形成源区6和漏区7。
在堆叠型EEPROM单元的情况下，在p型半导体衬底1上堆叠浮动栅3和控制栅5。在这种情况下，尽管单元的面积较小，但可能存在单元的擦除功能可能过度的问题。在这种过度擦除问题中，在多次反复写入/擦除循环之后，单元阀值可能被改变。为了克服过度擦除功能的问题，已经提出了分裂栅型EEPROM单元。
如图2所示，根据相关技术的分裂栅型EEPROM单元，在p型半导体衬底1上可以形成隧道氧化物层2，并且在隧道氧化物层2的预定部分上通常形成浮动栅3。然后，在浮动栅3上通常形成共聚氧化物层4，并且在p型半导体衬底1上的浮动栅3的一侧形成选择栅氧化物层8。此后，在共聚氧化物层4和选择栅氧化物层8上可以形成控制栅5，其中共聚氧化物层4可以与选择栅氧化物层8形成为一体(例如，可以是整体)。然后，通过注入高浓度或掺杂级的n型杂质离子，在(p型)半导体衬底1中的浮动栅3和控制栅5的相对侧通常形成源区6和漏区7。
因而，分裂栅设计使得解决单元的过度擦除功能的问题成为可能。然而，控制栅5不仅形成于浮动栅3上，而且形成在p型半导体衬底1之上，因此可能难以减小单元的面积(或者使其与堆叠栅结构具有大约相同的尺寸)。结果，可能很难满足包括EEPROM单元尤其是闪速EEPROM单元的半导体器件的高集成度趋向。
在相关技术的分裂栅型(闪速)EEPROM单元中，控制栅的沟道(channel)长度通常通过光刻法的涂覆控制来形成或确定。结果，在单元运行期间，阀值电压和/或单元电流可能被改变。而且，由于控制栅沿晶片的表面形成，非常期望考虑考虑到在缩放(scaling)期间的涂覆边缘(margin)。
发明内容
因此，本发明旨在提供一种分裂栅闪速EEPROM单元及其制造方法，能够充分地消除由于相关技术的限制和缺点导致的一个或多个问题。
本发明的目的在于提供一种分裂栅(闪速)EEPROM单元及其制造方法，其中，控制栅和浮动栅具有纵向(vertical，竖直)结构(例如，高度大于宽度)，以最小化单元尺寸和/或获得高耦合率，从而降低编程电压。
本发明的其他优点、目的、及特点将在随后的描述中至少部分地阐明，并且对于本领域的技术人员来说将基于后面的检验部分地变得明显，或者可以从本发明的实践中了解。本发明的目的和其他优点可以通过在说明书和权利要求以及附图中特别指出的结构来实现和获得。
为了实现这些目的和其他优点，并根据本发明的目的，如在此具体和概括描述的，一种存储器件可以包括半导体衬底，具有沟槽(trench)；隧道氧化物层，位于沟槽的侧壁处；浮动栅、介电层、和控制栅，依次位于在沟槽侧壁处的隧道氧化物层上；缓冲介电层，位于浮动栅和控制栅的侧壁处；源结，位于沟槽的底面的半导体衬底上；源电极，位于在缓冲介电层之间的沟槽中，电连接到源结；以及漏结，位于在沟槽外部的半导体衬底的表面上。
浮动栅的上表面可具有中空部分或凹口(indentation)(通常，具有低部的地形，但是在此通常被称为凹口)，并且控制栅的下表面可具有补充(complementary)突起，通常对应于浮动栅凹口。而且，源结和漏结可以包括具有相同导电类型的不同杂质离子。此外，浮动栅和控制栅可以沿它们的侧面(例如，竖直轴(vertical axis))彼此重叠。而且，在典型实施例中，本分裂栅EEPROM单元能够每单元存储两比特数据。
另一方面，提供了一种用于制造存储器件的方法，可包括以下步骤在半导体衬底上沉积绝缘层；通过蚀刻绝缘层和半导体衬底至预定深度，来形成第一沟槽；在第一沟槽中形成隧道氧化物层；在第一沟槽内部的隧道氧化物层上形成浮动栅层；在浮动栅层上形成介电层；在介电层的第一沟槽中形成控制栅层；在控制栅层的表面上形成氧化物层；通过去除在沟槽中的氧化物层、控制栅层、介电层、浮动栅层、和隧道氧化物层的中心部分，来形成第二沟槽；在第二沟槽的侧壁上形成缓冲介电层；通过将杂质离子注入到第二沟槽下面的半导体衬底中，来形成源结；在第二沟槽中形成源电极，电连接到源结；以及通过将杂质离子注入到去除了绝缘层的半导体衬底的区域(更一般地，半导体衬底的暴露区域)中，来形成漏结。
源结和漏结可以通过注入具有相同导电类型的不同杂质离子来形成(即，形成源结可以包括注入第一导电类型的第一杂质离子，以及形成漏结可以包括注入第一导电类型的第二杂质离子，但是不同于第一杂质离子)。
在另一方面，一种用于制造存储器件的方法可包括在半导体衬底上沉积绝缘层；通过蚀刻绝缘层和半导体衬底至预定深度，来形成第一沟槽；在沟槽中形成隧道氧化物层；在第一沟槽中的隧道氧化物层上形成浮动栅层；通过蚀刻浮动栅层的中心部分至预定深度，来形成中空部分、凹口或凹陷(depression)(更一般地为“凹口”)；在浮动栅层上形成介电层；在介电层上的第一沟槽中形成控制栅层；在控制栅层上形成氧化物层；通过去除在第一沟槽中的氧化物层、控制栅层、介电层、浮动栅层、和隧道氧化物层的中心部分，来形成第二沟槽；在第二沟槽的侧壁处形成缓冲介电层；通过将杂质离子注入到第二沟槽下面的半导体衬底中，来形成源结；在第二沟槽中形成源电极，电连接到源结；以及通过去除绝缘层并且将杂质离子注入到去除了绝缘层的半导体衬底的暴露区域中(例如，使用绝缘层作为掩模)，来形成漏结。
控制栅层可形成于(例如，补充到)浮动栅层的凹口中，以使浮动栅层与控制栅层在其侧部处重叠(例如，沿单元的竖直轴)。
应该明白本发明的以上概括描述和以下详细描述是实例性的和说明性的，旨在提供对所要求的本发明的进一步说明。
附图提供对本发明的进一步理解，并且被结合到本申请中构成本申请的一部分，示出本发明的实施例并与说明书一起用于解释本发明的原理。在附图中图1是根据相关技术的堆叠型闪速EEPROM单元的截面图；图2是根据相关技术的分裂栅闪速EEPROM单元的截面图；图3A至图3G是根据本发明的第一实施例的用于制造分裂栅(闪速)EEPROM单元的典型过程的截面图；以及图4A至图4H是根据本发明的第二实施例的用于制造分裂栅(闪速)EEPROM单元的典型过程的截面图。
具体实施例方式
下面将详细描述本发明的优选实施例，附图中示出其实例。尽可能地，在附图中使用相同的参考标号表示相同或相似的部分。
接下来，将参照附图描述根据本发明的存储器件及其制造方法。
图3A至图3G是根据本发明的第一实施例的用于制造分裂栅闪速EEPROM单元的过程的截面图。
如图3A所示，半导体衬底200中可具有有源区(active area)和场区(field area)，它们至少部分地由器件隔离层(未示出)限定。然后，缓冲氧化物(例如，二氧化硅)层201和绝缘层202顺序地沉积在半导体衬底200上。此后，在绝缘层202上涂覆第一光致抗蚀剂215，然后通过常规光刻法(例如，曝光和显影)处理，使第一光致抗蚀剂215在绝缘层202上形成图案。此时，绝缘层202可以包括氮化物层(例如，氮化硅)。
如图3B所示，使用已形成图案的第一光致抗蚀剂215作为掩模，将绝缘层202、缓冲氧化物层201、和半导体衬底200蚀刻至预定深度(例如，沟槽深度)，从而在单元区域中形成沟槽T1。然后，通过清洁有源槽活性离子刻蚀法(clean active pit reactive ionetching method)，对半导体衬底200进行刻蚀和/或清洗。此后，隧道氧化物层203形成在半导体衬底200的沟槽T1中，然后去除第一光致抗蚀剂215。
隧道氧化物层203可通过化学气相沉积(CVD)处理(例如，在本技术领域中已知的，源自诸如TEOS或硅烷[SiH4]的硅源以及诸如臭氧[O3]或氧气[O2]的氧源的等离子体增强的[PE]-CVD或高密度等离子体[HDP]-CVD)或热氧化处理(其可以是湿的或干的)来形成。在CVD处理的情况下，隧道氧化物层203形成在包括绝缘层202的半导体衬底200的整个表面上。另一方面，在热氧化处理的情况下，隧道氧化物层203通常只形成在沟槽T1中的半导体衬底200上。在图3B中，隧道氧化物层203通过热氧化处理形成。
如图3C所示，导电层(例如，包括非晶硅，其可以随后被转换成多晶硅)被沉积在包括沟槽T1的半导体衬底200的整个表面上。然后，按常规深蚀刻(etch back)导电层，使其保留在沟槽的预定(例如，下)部分中，从而在隧道氧化物层203上形成浮动栅层204。此时，在深蚀刻处理之后，沟槽T1具有用于控制栅的足够空间。
如图3D所示，介电层205形成在浮动栅层204的上表面上。介电层205包括氧化物层(例如，二氧化硅)，并可通过CVD处理或热氧化处理来形成。如图3D所示，介电层205由热氧化作用来形成。然后，在半导体衬底200的整个表面上沉积导电层。深蚀刻导电层，使其保持在沟槽中，从而在介电层205上形成控制栅层206。控制栅层206通常包括多晶硅(其可以进一步被掺杂有一种或多种常规硅掺杂剂和/或其可以进一步包括常规金属硅化物)。此后，可按常规氧化控制栅层206的上表面，以形成氧化物层207。
如图3E所示，第二光致抗蚀剂层216形成在包括氧化物层207的半导体衬底200的整个表面上，然后通过常规光刻法(例如，曝光和显影)处理，使第二光致抗蚀剂216形成图案，以暴露沟槽T1的中心部分。通常，已形成图案的第二光致抗蚀剂216覆盖下面的氧化物层207的外部或外围部分的足够宽度和/或长度，以使随后形成电极或与控制栅层206接触成为可能(例如，基本上完成单元的形成之后和/或在形成电极或与漏结接触期间)。
参考图3F，使用已形成图案的第二光致抗蚀剂216作为掩模，蚀刻氧化物层207、控制栅层206、介电层205、浮动栅层204、以及隧道氧化物层203(对应于沟槽T1的中心部分)，从而形成第二沟槽T2。第二沟槽T2的底面基本上与第一沟槽T1的底面共面。然后，可以按常规清洗半导体衬底200。接下来，在已清洗的第二沟槽T2(通常通过CVD或者常规氧化)的内表面上形成缓冲介电层208(通常包括或基本由二氧化硅构成)，然后对应于第二沟槽T2的底面的缓冲介电层208的预定部分通过深蚀刻处理(例如，各向异性蚀刻)被去除。当通过氧化作用形成时，缓冲介电层208通常仅在控制栅层206和浮动栅层204上，但是当通过CVD形成时，缓冲介电层208可以在控制栅层206、介电层205、和浮动栅层204(而且在很多情况下在隧道氧化物层203)上(或在侧面邻近)。
然后，杂质离子被注入到第二沟槽T2下面的半导体衬底200中(例如，通过直线和/或倾斜注入)并按常规扩散(例如，通过退火)，从而形成源结209。然后，去除第二光致抗蚀剂216。可选地，第二光致抗蚀剂216可以在形成源结209之前被去除。在优选实施例中，至少两种不同的杂质离子(通常具有相同的导电类型)可被注入用于形成源结209。例如，磷(P+)杂质离子和砷(As+)杂质离子可以以1014原子/cm2至1015原子/cm2的剂量被注入，然后被注入的杂质离子通过热处理(例如，退火)来扩散。因此，磷杂质离子可能相对宽地扩散(例如，用于与浮动栅204的有效重叠)，并且砷杂质离子可能相对窄地扩散(例如，用于减少随后形成的源触点/电极的接触电阻)。
如图3G所示，导电层(例如，包括多晶硅[其可以被进一步掺杂有一种或多种常规硅掺杂剂]和/或常规金属硅化物)被掺杂以一定量或达到足以填充第二沟槽T2的厚度，然后导电层选择性地被去除(例如，通过传统光刻法或化学机械抛光)，从而形成源电极层210。在图3G中，导电层的部分已经通过光刻法被选择性地去除。然后，源电极层210的表面被热氧化，从而形成氧化物层211。可选地，其他导体，诸如传统钨触点(通常由CVD形成)或者溅射铝(通常接着常规形成粘合剂和/或阻挡衬垫[例如，包括常规Ti/TiN双分子层])，也可适用于源电极层210，但是在这种情况下，氧化物层211的形成可能就没有必要了。在去除绝缘层202之后，杂质离子被注入到半导体衬底200(例如，在绝缘层202已经被去除的范围或区域中)中，然后被注入的杂质离子扩散，从而形成漏结212。漏结212可以在与源结209形成的相同过程中形成。虽然没有示出，随着形成到漏结212的漏电极层的处理(例如，通过用于形成到源极/漏极端子的接点的常规CMOS处理)，存储器件基本上被完成。
因此，分裂栅闪速EEPROM单元的控制栅和浮动栅形成为纵向结构，而且两个EEPROM单元可以形成在一个沟槽中，由此使减小或最小化单元的尺寸成为可能。
然而，在本发明的第一实施例中，控制栅206和浮动栅层204在源结209与漏结212之间的沟道区中具有相对最小的重叠。结果，单元的擦除特性可能比理想状态差。因此，下面将对用于改善单元的擦除特性的本发明的第二实施例进行描述。
图4A至图4H是根据本发明的第二实施例的用于制造分裂栅(闪速)EEPROM单元的典型过程的截面图。
如图4A所示，半导体衬底300通常包括有源区和场区，它们至少部分由器件隔离层(未示出)限定。在这种状态下，缓冲氧化物层301和绝缘层302顺序地沉积在半导体衬底300上。然后，在绝缘层302上涂覆第一光致抗蚀剂315，并且第一光致抗蚀剂315通过常规光刻法(例如，曝光和显影)处理来形成图案。对于绝缘层202(例如，图3A)，绝缘层302可以包括氮化物层。
参考图4B，通过使用已形成图案的第一光致抗蚀剂315作为掩模，将绝缘层302、缓冲氧化物层301、和半导体衬底300蚀刻至预定深度，从而在单元区域中形成沟槽T1。然后，可通过清洁有源槽活性离子刻蚀法，对半导体衬底300进行蚀刻和/或清洗。此后，隧道氧化物层303以与隧道氧化物层203(例如，图3B)相似的方式，形成在半导体衬底300的沟槽T1中，然后去除第一光致抗蚀剂315。
因而，隧道氧化物层303可通过CVD处理或热氧化处理来形成。在CVD处理的情况下，隧道氧化物层303通常形成在包括绝缘层302的半导体衬底300的整个表面上。在热氧化的情况下，隧道氧化物层303通常仅形成在沟槽T1内部的半导体衬底300上。在图4B中，隧道氧化物层303通过热氧化形成。
如图4C所示，导电层沉积在包括沟槽T1的半导体衬底300的整个表面上。然后，导电层被深蚀刻，以保持在沟槽T1的预定(例如，下)部分中，从而在隧道氧化物层303上形成浮动栅层304。此时，在深蚀刻处理后，沟槽T1具有用于控制栅的足够空间。
如图4D所示，第二光致抗蚀剂316沉积在包括浮动栅层304的半导体衬底300的整个表面上。然后，通过曝光和显影处理，使第二光致抗蚀剂316形成图案，以暴露浮动栅层304的中心部分。然后，使用已形成图案的第二光致抗蚀剂316作为掩模，将浮动栅层304部分蚀刻至预定深度(例如，纵向重叠深度)，然后第二光致抗蚀剂316被去除。假设已知在已知蚀刻条件下用于浮动栅层304的材料的蚀刻率，可以通过定时蚀刻(例如，蚀刻持续预定时间)，来确定和/或控制蚀刻浮动栅层304的预定深度。
参考图4E，介电层305形成在浮动栅层304的上表面上。介电层305通常包括通过CVD处理或热氧化处理而形成的氧化物层。然后，在半导体衬底300的整个表面上沉积类似于导电层206(图3D)的导电层。导电层也被深蚀刻，以使其保持在沟槽中，从而在介电层305上形成控制栅层306。此后，控制栅层306的上表面被氧化，以形成氧化物层307。
如图4F所示，第三光致抗蚀剂317形成在包括氧化物层307的半导体衬底300的整个表面上，然后通过曝光和显影处理，使第三光致抗蚀剂317形成图案，以暴露沟槽T1的中心部分。通常，已形成图案的第三光致抗蚀剂317的尺寸基本上类似于或等于已形成图案的第二光致抗蚀剂216(图3E)的尺寸，但沿着其长度和/或宽度暴露的氧化物层307的部分小于由第二光致抗蚀剂316(图4D)暴露的浮动栅层304的中心部分。图4F示出具有比第二光致抗蚀剂316中的对应开口的宽度小的宽度的已形成图案的第三光致抗蚀剂317中的开口。
参考图4G，通过使用已形成图案的第三光致抗蚀剂317作为掩模，蚀刻对应于沟槽T1的中心部分的氧化物层307、控制栅层306、介电层305、浮动栅层304、以及隧道氧化物层303的部分，从而形成第二沟槽T2。然后，半导体衬底300可以被清洗。随后，缓冲介电层308形成在被清洗的第二沟槽T2中，并且对应于第二沟槽T2的底面的缓冲介电层308的预定部分通过深蚀刻(例如，各向异性蚀刻)处理被去除。
然后，类似于用于源结209的处理(图3F)，杂质离子被注入到在第二沟槽T2下面的半导体衬底300中并在第二沟槽T2下面的半导体衬底300中扩散，从而形成源结309。在离子注入以形成源结309之前或(优选地)之后，可以去除第三光致抗蚀剂317。在一个实施例中，为了形成源结309，注入至少两种杂质离子。对于源结209，磷杂质离子和砷杂质离子可以以从1014原子/cm2至1015原子/cm2的剂量被注入，然后，被注入的杂质离子可通过热处理来扩散。从而，磷杂质离子可以广泛地扩散，并且砷杂质离子可以减小接触电阻。
如图4H所示，导电层被充分沉积以填充第二沟槽T2，然后，导电层通过光刻法或者CMP(优选地，光刻法)被选择性地去除，从而形成源电极层310。然后，源电极层310的表面可以被热氧化，从而形成氧化物层311。在去除绝缘层302后，杂质离子被注入到半导体衬底300中(例如，在绝缘层302被去除的区域中)，然后注入的杂质离子扩散，从而形成漏结312。漏结312可在与源结309形成相同的过程中形成。尽管没有示出，在形成到漏结312的漏电极层的处理后，存储器件基本被完成。
如图4H所示，在根据本发明的第二实施例的存储器件中，控制栅层306和浮动栅层304在源结309与漏结312之间的沟道区中在竖直和水平方向上重叠，从而改善单元的擦除特性。
如上所述，存储器件及其制造方法具有如下优点。
首先，分裂栅单元的控制栅和浮动栅形成为纵向结构，从而可以减小或最小化单元尺寸，并改善器件集成度。而且，可以获得高耦合率，从而降低编程电压。
另外，分裂栅单元的控制栅和浮动栅可以在源结与漏结之间的沟道区中在竖直和水平方向上重叠，从而改善单元擦除特性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
权利要求
1.一种存储器件，包括半导体衬底，其具有沟槽；隧道氧化物层，其位于所述沟槽的侧壁处；浮动栅、介电层、和控制栅，依次位于所述隧道氧化物层上；缓冲介电层，其位于所述浮动栅和所述控制栅的侧壁处；源结，其位于所述沟槽的底面处的所述半导体衬底上；源电极，其位于在所述缓冲介电层之间的所述沟槽中，电连接到所述源结；以及漏结，其位于在所述沟槽外部的所述半导体衬底中。
2.根据权利要求1所述的存储器件，其中，所述浮动栅在其上表面中具有凹口，并且所述控制栅在其下表面中具有相应突起。
3.根据权利要求1所述的存储器件，其中，所述源结包括具有相同导电类型的第一和第二杂质离子。
4.根据权利要求3所述的存储器件，其中，所述漏结包括具有相同导电类型的所述第一和第二杂质离子。
5.根据权利要求1所述的存储器件，其中，所述浮动栅和所述控制栅在竖直方向上彼此重叠。
6.根据权利要求5所述的存储器件，其中，所述浮动栅和所述控制栅也在水平方向上彼此重叠。
7.一种用于制造存储器件的方法，包括在半导体衬底上沉积绝缘层；通过将所述绝缘层和所述半导体衬底蚀刻至预定深度，在所述半导体衬底中形成第一沟槽；在所述第一沟槽中形成隧道氧化物层；在所述第一沟槽内部的所述隧道氧化物层上形成浮动栅层；在所述浮动栅层上形成介电层；在所述介电层上的所述第一沟槽中形成控制栅层；在所述控制栅层上形成氧化物层；通过去除在所述第一沟槽中的所述氧化物层、所述控制栅层、所述介电层、所述浮动栅层、和所述隧道氧化物层的中心部分，形成第二沟槽；在所述第二沟槽的侧壁上形成缓冲介电层；通过将杂质离子注入到所述第二沟槽下面的所述半导体衬底中，形成源结；在所述第二沟槽中形成源电极，电连接到所述源结；以及通过将杂质离子注入到所述半导体衬底的暴露区域中，形成漏结。
8.根据权利要求7所述的方法，进一步包括在沉积所述绝缘层之前，在所述半导体衬底上形成缓冲氧化物层。
9.根据权利要求7所述的方法，其中，形成所述源结包括注入具有相同导电类型的第一和第二杂质离子。
10.根据权利要求9所述的方法，其中，形成所述漏结包括注入具有相同导电类型的所述第一和第二杂质离子。
11.根据权利要求7所述的方法，其中，形成所述隧道氧化物层包括CVD处理或热氧化处理。
12.根据权利要求7所述的方法，进一步包括在形成所述介电层之前，去除浮动栅层的中心部分至预定深度。
13.一种用于制造存储器件的方法，包括在半导体衬底上沉积绝缘层；通过将所述绝缘层和所述半导体衬底蚀刻至预定深度，形成第一沟槽；在所述第一沟槽中形成隧道氧化物层；在所述隧道氧化物层上形成浮动栅层；通过将所述浮动栅层的中心部分蚀刻至预定深度，形成凹口；在所述浮动栅层上形成介电层；在所述介电层上的所述第一沟槽中形成控制栅层；在所述控制栅层上形成氧化物层；通过去除在所述第一沟槽中的所述氧化物层、所述控制栅层、所述介电层、所述浮动栅层、和所述隧道氧化物层的中心部分，形成第二沟槽；在所述第二沟槽的侧壁上形成缓冲介电层；通过将杂质离子注入到所述第二沟槽下面的所述半导体衬底中，形成源结；在所述第二沟槽中形成源电极，电连接到所述源结；以及通过将杂质离子注入到所述半导体衬底的暴露区域中，形成漏结。
14.根据权利要求13所述的方法，进一步包括在沉积所述绝缘层之前，在所述半导体衬底上形成缓冲氧化物层。
15.根据权利要求13所述的方法，其中，形成所述源结包括注入具有相同导电类型的第一和第二杂质离子。
16.根据权利要求15所述的方法，其中，形成所述漏结包括注入具有相同导电类型的所述第一和第二杂质离子。
17.根据权利要求13所述的方法，其中，形成所述隧道氧化物层包括CVD处理或热氧化处理。
18.根据权利要求13所述的方法，其中，形成所述控制栅层包括在所述浮动栅层凹口中形成所述控制栅层的突起，以使所述浮动栅层与所述控制栅层竖直地彼此重叠。
19.一种用于制造存储器件的方法，包括在半导体衬底中的第一沟槽中形成隧道氧化物层；在所述第一沟槽中的所述隧道氧化物层上形成浮动栅层；在所述浮动栅层上形成介电层；在所述介电层上的所述第一沟槽中形成控制栅层；通过去除在所述第一沟槽中的所述控制栅层、所述介电层、所述浮动栅层、和所述隧道氧化物层的中心部分，形成第二沟槽；在所述第二沟槽的侧壁上形成缓冲介电层；通过将杂质离子注入到所述第二沟槽下面的所述半导体衬底中，形成源结；在所述第二沟槽中形成源电极，电连接到所述源结；以及通过将杂质离子注入到所述半导体衬底的暴露区域中，形成漏结。
20.根据权利要求19所述的方法，进一步包括在形成所述介电层之前，去除所述浮动栅层的中心部分至预定深度以形成凹口，其中，形成所述控制栅层包括在所述浮动栅层凹口中形成所述控制栅层的突起，以使所述浮动栅层与所述控制栅层竖直地彼此重叠。
全文摘要
本发明公开了一种分裂栅(闪速)EEPROM单元及其制造方法，其中，控制栅和浮动栅形成为纵向结构，用于最小化单元的尺寸，获得高耦合率，并降低编程电压。分裂栅EEPROM单元包括半导体衬底，具有沟槽；隧道氧化物层，位于沟槽的侧壁处；浮动栅、介电层、和控制栅，依次位于隧道氧化物层上；缓冲介电层，位于浮动栅和控制栅的侧壁处；源结，位于沟槽的底面处的半导体衬底中；源电极，位于在相对的缓冲介电层之间的沟槽中，电连接到源结；以及漏结，位于沟槽外部的半导体衬底的表面上。
文档编号H01L21/336GK1812130SQ200510130178
公开日2006年8月2日 申请日期2005年12月19日 优先权日2004年12月31日
发明者金兴振 申请人:东部亚南半导体株式会社