专利名称：与非型快闪存储器件的制造方法
技术领域：
本发明涉及一种快闪存储器件，更特别地，涉及一种NAND快闪存储器件及制造该器件的方法，其中，通过扩大浮置栅极的表面积可以提高编程速度。
背景技术：
通过在其中形成有一隔离膜的半导体衬底上顺序地形成一隧道氧化物膜、一用于浮置栅极的导电膜、一电介质膜以及用于控制栅极的导电膜，来形成传统快闪存储器件。
随着器件的线宽不断降低，一种形成使用自对准浮置栅极(此后，称为“SAFG”)的快闪存储器件的方法已经被开发出来。该形成使用SAFG的快闪存储器件的方法将在下面简单地描述。
一隧道氧化物膜、一第一多晶硅膜以及一衬垫氮化物膜被顺序地形成在一半导体衬底上。该衬垫氮化物膜、该第一多晶硅膜、该隧道氧化物膜以及该半导体衬底被顺序地图案化以形成一沟槽。用一高密度等离子体(HDP)氧化物膜填充该沟槽后，执行一抛光处理直到该衬垫氮化物膜的上表面被暴露。剩余的衬垫氮化物膜被剥去以形成具有一乳头状突起的隔离膜。然后一第二多晶硅膜以及一缓冲膜被形成在整个结构上。随后，该第二多晶硅膜和该缓冲膜被抛光使得该隔离膜的乳头状突起被暴露，从而形成一浮置栅极电极。一电介质膜和一用于控制栅极的导电膜被形成在整个结构上，从而形成一快闪存储器件。
该非易失性快闪存储器件具有高集成度。相应地，单元之间的耦合和伴随着电荷积累的数据的可靠性随着单元尺寸的降低而变得很重要。出于这个原因，具有高损失量的电荷被积累在该浮置栅极上以便增强数据的可靠性。
为了增加电容和改进数据保持的可靠性，提供在该浮置栅极和该控制栅极之间的一电介质膜的介电常数应当比该隧道氧化物膜的介电常数更高。到最后，具有高介电常数的电介质膜(即，HfO2、ZrO2、HfAlO(HAO)等)已经被开发出来。然而，这些材料在高电压时易于具有高泄漏电流因此不容易应用于要求高电压的快闪存储器件。
发明内容
本发明的实施例提供了一种NAND快闪存储器件的制造方法，其中，改进了器件的可靠性和操作速度。
根据本发明的一实施例，所提供的一种制造NAND快闪存储器件的方法包括以下步骤在一形成有一隔离膜的半导体衬底上顺序地形成一第一导电膜和一硬掩模膜，并且蚀刻该硬掩模膜和该第一导电膜的一预定区域；在整个结构上形成一第二导电膜，然后移除该第二导电膜以便该硬掩模膜的上表面被暴露；剥去该硬掩模膜以形成一广口瓶形状的包括该第一和第二导电膜的3D浮置栅极；以及在整个结构上形成一电介质膜和一用于一控制栅极的导电膜。
根据本发明的另一方面，所提供的制造NAND快闪存储器件的方法包括以下步骤蚀刻形成在半导体衬底上的一硬掩模膜和一第一导电膜的一预定区域；通过一湿蚀刻处理生成该硬掩模膜的圆角部分；在该硬掩模膜的侧面上形成一间隔壁形状的第二导电膜；以及剥去该硬掩模膜以形成广口瓶形状的3D浮置栅极并且随后在整个结构上形成一电介质膜。
在另一实施例中，形成非易失性存储器件的方法包括在一衬底上形成一叠层结构，该叠层结构包括一第一导电层以及提供在该第一导电层上面的一牺牲层；在该叠层结构上形成一第二导电层以确定该第二导电层围绕该叠层结构；蚀刻该第二导电层的上面部分以确定暴露该牺牲层的一开口；使用该第二导电层的该开口移除该牺牲层，以便该第二导电层确定一具有广口瓶形状的三维浮置；并且向该广口瓶形状中提供一第三导电层以确定一控制栅极。
在另一实施例中，制造非易失性存储器件的方法包括在提供在一半导体衬底上的一隧道电介质层上形成一第一导电层。在该第一导电层上形成一非导电层。蚀刻该非导电层以在第一和第二沟槽之间确定一叠层结构，该叠层结构包括该第一导电层和该非导电层。在该叠层结构上和第一和第二沟槽内形成一第二导电层。蚀刻该第二导电层的上面部分以暴露该叠层结构的非导电层。移除该叠层结构的非导电层以形成具有一开口的三维(3D)浮置栅极，该浮置栅极包括该第一和第二导电层。通过该3D浮置栅极的开口在该3D浮置栅极内提供一第三导电层以形成一控制栅极。
图1A到1E是说明按照本发明的实施例制造一NAND快闪存储器件的方法的截面图。
具体实施例方式
参见图1A，一隧道氧化物膜(或隧道电介质膜)102、一用于浮置栅极的第一导电膜104以及一第一硬掩模膜106被顺序地形成在形成有隔离结构101的一半导体衬底100上。该第一硬掩模膜106可以使用氮化物膜形成为500到6000厚，并且该第一导电膜104可以使用一多晶硅膜形成。
该第一硬掩模膜106和一部分该第一导电膜104被蚀刻。下述方法之一可以被使用(1)只蚀刻该第一硬掩模膜106；(2)蚀刻该第一导电膜104以便具有约50到100厚的第一导电膜104保留在该隧道氧化物膜102上；或(3)蚀刻该第一导电膜104直到该隧道氧化物膜102被暴露。在当前实际应用中，使用蚀刻方法(2)。
参见图1B，通过使用50℃到100℃的H3PO4的湿蚀刻，该第一硬掩模膜106的角变圆。该第一硬掩模膜106的剩余厚度在200到5000之间。使用氢氟酸(HF)、缓冲氧化物蚀刻(BOE)等移除在第一导电膜104的界面上存在的一自然氧化物膜。然后一用于浮置栅极的第二导电膜108被形成在整个结构上。该第二导电膜108可使用多晶硅膜形成。
参见图1C，通过使用回蚀刻处理蚀刻该第二导电膜108，该第一硬掩模膜106的上表面被暴露。该第一导电膜104被蚀刻以便该隧道氧化物膜102的上表面被暴露并且该栅极彼此分离。相应地，具有末端开口的柱体形状的该第二导电膜108围绕该第一硬掩模膜106形成。该第一导电膜104的蚀刻处理可以在0.1mTorr(毫托)到100mTorr(毫托)压力下通过使用Cl2、HBr、SF6等的等离子体蚀刻而被执行。
参见图1D，上表面已经被暴露的该第一硬掩模膜106被移除以形成具有末端开口的柱体(或广口瓶形状)109的形状109的第一和第二导电膜104、108的3D浮置栅极。该第一硬掩模膜106可以使用H3PO4、H2O2、H2O、HF、BOE等被移除。在另一实施例中，该形状109可以具有不同的三维形状，例如具有带角度的拐角。
参见图1E，一电介质膜110被形成在整个结构上。该电介质膜110可以在450℃到900℃的温度上以50到200厚形成。
在一个实际应用中，该电介质膜110包括具有高介电常数的电介质材料。该高介电材料可以使用包括由HfO2、ZrO2、Al2O3、Al2O3-HfO2、SrTiO3、BaTiO3、SrTiO3、La2O3等构成的组中选择的一种或多种的混合气体形成30到500的厚度。使用原子层沉积(ALD)或化学汽相淀积(CVD)方法该电介质膜110可以被沉积。
为了移除包括在该高介电材料中的杂质比如碳(C)，可以执行N2O、NO和等离子体退火处理，或者可以执行使用N2O、NO或O2的快速热退火(RTP)处理。该等离子体退火处理可以在100℃到700℃的温度上执行，并且可以在50℃到1000℃温度上执行N2O和NO退火处理以及使用N2O、NO或O2等的RTP处理。
一用于控制栅极的第三导电膜112、一钨膜114或一硅化钨膜以及一第二硬掩模膜116在整个结构上顺序形成并且随后被图案化以形成一控制栅极。该第三导电膜112可以使用多晶硅膜形成。
如上所述，上表面已经暴露的该第一硬掩模膜106被移除以形成该3D浮置栅极。相应地，该浮置栅极的表面积可以被加宽，导致一增加的电容。如果该浮置栅极的表面积被加宽，则该电介质膜110的表面积被加宽。
本发明的另一实施例具有与按照上述实施例的NAND快闪存储器件的处理步骤一样的步骤。然而，通过应用形成有自对准浅沟槽隔离(SA-STI)膜的半导体衬底100代替形成有通用隔离膜的半导体衬底100来形成该浮置栅极。
在该SA-STI形成方法中，在衬垫氧化物膜和衬垫氮化物膜被形成在半导体衬底上后，该衬垫氮化物膜、衬垫氧化物膜和半导体衬底被蚀刻以形成具有预定深度的一沟槽。一绝缘膜被形成在整个结构上以便该沟槽被填充。该绝缘膜被抛光直到该衬垫氮化物膜的上表面被暴露，形成一抛光的隔离膜。该抛光处理可以使用CMP处理。
如上所述，本发明可以具有一个或多个下述优点。首先，由于该广口瓶形状的3D浮置栅极被形成，因此该浮置栅极的表面积被扩大并且电容被增加。相应地，由于栅极耦合率的增加该编程速度被提高。其次，当器件缩小时，该电介质膜的表面积的减小被抵消。因此可以节约生产成本并增加产量。
虽然本发明已经结合当前实际的示例性实施例被描述，但是，可以理解的是，本发明不限制于公开的实施例，相反，本发明的目的是覆盖包括在附加权利要求的精神和范围内的各种修改和等同配置。
权利要求
1.一种制造非易失性存储器件的方法，该方法包括在提供在半导体衬底上的隧道电介质层上形成一第一导电层；在该第一导电层上形成一非导电层；蚀刻该非导电层以在第一和第二沟槽之间确定一叠层结构，该叠层结构包括该第一导电层和该非导电层；在该叠层结构上和该第一和第二沟槽内形成一第二导电层；蚀刻该第二导电层的上面部分以暴露该叠层结构的该非导电层；移除该叠层结构的该非导电层以形成具有一开口的三维浮置栅极，该浮置栅极包括该第一和第二导电层；以及通过该三维浮置栅极的该开口在该三维浮置栅极内提供一第三导电层以形成一控制栅极。
2.如权利要求1的方法，其中，该第一和第二导电膜的每一个都包括多晶硅。
3.如权利要求1的方法，其中，该非导电层被形成500到6000的厚度，该非导电层是一硬掩模膜。
4.如权利要求1的方法，其中，蚀刻该非导电层的步骤包括一直蚀刻直到该第一导电层被暴露，或直到该第一导电层在厚度上不超过100，或直到该隧道电介质层被暴露。
5.如权利要求1的方法，其中，该非导电层是一硬掩模膜，该方法进一步包括将该硬掩模膜的拐角圆化。
6.如权利要求5的方法，其中，通过利用一湿蚀刻处理来圆化该硬掩模膜的拐角，该湿蚀刻步骤被执行直到该硬掩模膜具有200到5000之间的厚度。
7.如权利要求5的方法，其中，该圆化步骤使用在50℃到100℃的温度上的H3PO4。
8.如权利要求1的方法，其中，该蚀刻上面部分包括回蚀刻处理，该回蚀刻处理额外地蚀刻暴露在该第一和第二沟槽下面的该第一导电层以确定具有末端开口的柱体形状的一浮置栅极。
9.如权利要求1的方法，其中，通过使用Cl2、HBr、SF6等的等离子体蚀刻该第二导电层被移除。
10.如权利要求1的方法，其中，该上面部分蚀刻步骤用作为蚀刻气体的H3PO4、H2O2、H2O、HF、BOE的一种或它们的组合。
11.如权利要求1的方法，进一步包括在该提供步骤之前，于450℃到900℃温度下在该浮置栅极上形成50到200厚度的一电介质膜，因此该电介质膜被提供在该浮置栅极和该控制栅极之间。
12.如权利要求1的方法，其中，该电介质膜使用ONO膜或具有高介电常数的介电材料形成。
13.如权利要求12的方法，其中，该电介质膜包括HfO2、ZrO2、Al2O3、Al2O3-HfO2、SrTiO3、BaTiO3、SrTiO3或La2O3。
14.如权利要求12的方法，其中，该电介质膜通过原子层沉积和化学汽相淀积方法被形成。
15.如权利要求12的方法，其中，该电介质膜包括杂质，该方法进一步包括退火该电介质膜以清除该杂质，该退火在氮环境中被执行。
16.如权利要求12的方法，其中，该电介质膜包括杂质，其中该杂质使用在100℃到700℃温度上执行的等离子体退火处理从该电介质膜中被清除。
17.如权利要求12的方法，其中，该电介质膜包括杂质，该方法进一步包括退火该电介质膜以清除该杂质，该退火在450℃到1000℃温度的氮环境中被执行。
18.如权利要求13的方法，其中，该电介质膜包括杂质，该方法进一步包括退火该电介质膜以清除该杂质，该退火步骤包括使用包含N2O、NO或O2的气体并在450℃到1000℃温度上执行的RTP方法。
19.一种形成非易失性存储器件的方法，该方法包括在一衬底上形成一叠层结构，该叠层结构包括一第一导电层和一提供在该第一导电层上的牺牲层；在该叠层结构上形成一第二导电层以确定该第二导电层围绕该叠层结构；蚀刻该第二导电层的上面部分以确定暴露该牺牲层的一开口；使用该第二导电层的该开口移除该牺牲层，从而该第二导电层确定具有广口瓶形状的三维浮置栅极；以及在该广口瓶形状内提供一第三导电层以确定一控制栅极。
20.如权利要求19的方法，其中，该广口瓶形状具有一个或多个圆化的拐角。
全文摘要
一种制造非易失性存储器件的方法包括在提供在半导体衬底上的隧道电介质层上形成一第一导电层。在该第一导电层上形成一非导电层。蚀刻该非导电层以在第一和第二沟槽之间确定一叠层结构，该叠层结构包括该第一导电层和该非导电层。在该叠层结构上和该第一和第二沟槽内形成一第二导电层。蚀刻该第二导电层的上面部分以暴露该叠层结构的非导电层。移除该叠层结构的非导电层以形成具有一开口的三维(3D)浮置栅极，该浮置栅极包括该第一和第二导电层。通过该3D浮置栅极的开口在该3D浮置栅极内形成一第三导电层以形成一控制栅极。本发明改进了器件的可靠性和操作速度。
文档编号H01L29/423GK1893032SQ200610110189
公开日2007年1月10日 申请日期2006年6月30日 优先权日2005年6月30日
发明者崔殷硕, 金南经 申请人:海力士半导体有限公司