形成集成电路的方法

专利名称：形成集成电路的方法
技术领域：
本发明涉及一种集成电路，特别是涉及一种内连线结构(Interconnect Structures)的结构与形成方法，更特别涉及此内连线结构的扩散阻障层的 形成的形成集成电路的方法。
背景技术：
一般用来形成金属线及介层窗(Vias)的方法称为镶嵌(Damascene)。且 一般来说，此方法包含形成开口于介电层中，其中介电层用来分隔垂直间 隔的金属层。开口典型地是利用传统的微影及蚀刻技术加以形成。开口形 成后，将铜或铜合金填充至开口中。而介电层表面上多余的铜随后则利用化 学机械研磨(Chemical Mechanical Polish; CMP)力口以移除。剩余的铜或铜 合金则形成介层窗及/或金属线。
铜典型地使用于镶嵌制程中。铜具有低电阻率，因此由内连线结构的电 阻所导致的电阻-电容延迟(RC Delay)较低。然而，随着集成电路尺寸的缩 小，铜内连线的尺寸亦随着缩小。当铜内连线尺寸接近电子的平均自由径 (Mean Free Path)时，内连线结构的电阻率则大幅地增加。结果则是由内 连线结构所导致的电阻-电容延迟亦大幅地增加。
为了降^[氐内连线结构的电阻率，各式各样的方法已经净皮研究过。例如 典型地具有高电阻率的扩散阻障层，扩散阻障层是用来防止铜扩散至邻近 的低k值(低介电系数)的介电层中。因此，如何形成较薄的扩散阻障层的方 法亦被研究过。然而，在传统的扩散阻障层形成方法中，扩散阻障层存在于 介层窗的底部，因而导致内连线结构电阻的增加。另一额外的问题是，随着 集成电路尺寸的缩小，分别相较于金属线及介层窗的宽度，扩散阻障层的 厚度变得更为显著。结果使得扩散阻障层与晶种层(Seed Layers)的形成变 得更为困难。
由此可见，上述现有的形成集成电路方法在方法与使用上，显然仍存在 有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂 商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展 完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者 急欲解决的问题。因此如何能创设一种新的形成集成电路的方法，实属当前 重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的形成集成电路的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验以及专业知识，并配合学理的运 用，积极加以研究创新，以期创设一种新的形成集成电3各的方法，能够改进 一般现有的形成集成电路的方法，使其更具有实用性。经过不断的研究、设 计，并经反复试作及改进后，终于创设出确具实用价值的本发明。

发明内容
本发明的目的在于，克服现有的形成集成电路的方法存在的缺陷，而提 供一种新的形成集成电路的方法，所要解决的技术问题是使集成电路中的 介层窗底部无法形成扩散阻障层，藉此可减少因扩散阻障层所导致的内连
线结构的电阻的增加；同时，解决随着集成电路尺寸缩小所带来的扩散阻障 层难以成形的问题，简化扩散阻障层以及内连线结构的形成制程，非常适于 实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种形成集成电路的方法，其至少包括以下步骤提供一半 导体基材；形成一介电层于该半导体基材上；形成一开口于该介电层中；形 成一铜合金晶种层于该开口中，其中该铜合金晶种层完全接触该介电层，且 其中该铜合金晶种层至少包括有一铜及一合金材料；填充一金属材料于该 开口中且覆盖于该铜合金晶种层上；执行一平坦化步骤，以移除覆盖在该介 电层上的多余的该金属材料；以及执行一热退火步骤，以将该铜合金晶种层 中的该合金材料由该铜中分离。
本发明的目的及解决其技术问题还可釆用以下技术措施进一步实现。
前述的形成集成电路的方法，其中所述的热退火步骤执行于填充该金 属材料的步骤之后，且执行于该平坦化步骤之前。
前述的形成集成电路的方法，其中所述的热退火步骤使得该合金材料 扩散至该铜合金晶种层的一底表面、及该金属材料的一上表面，且其中该热
前述的形成集成电路的方法，其中更至少包含形成一额外金属层，形成 该额外金属层的步骤至少包含形成一额外介电层于该介电层上；形成一额 外开口于该额外介电层中；形成一额外铜合金晶种层于该额外开口中，其中 该额外铜合金晶种层完全接触该额外介电层，且其中该额外铜合金晶种层 至少包括有该铜及一额外合金材料；填充一额外金属材料于该额外开口中 且覆盖于该额外铜合金晶种层上；执行一额外平坦化步骤，以移除覆盖在 该额外介电层上的多余的该额外金属材料；以及在填充该额外金属材料的 步骤及执行该额外平坦化步骤之间，执行一额外热退火步骤，以将该额外 铜合金晶种层中的该额外合金材料由该铜中分离。
前述的形成集成电路的方法，其中所述的介电层至少包含有氧。
5前述的形成集成电路的方法，其中所述的介电层更包含有硅。
前述的形成集成电路的方法，其中所述的热退火步骤中，该合金材料与 该介电层中的氧反应。
前述的形成集成电路的方法，其中所述的合金材料具有低于一最大浓 度的一浓度，而在该最大浓度下，该铜合金晶种层中的该合金材料可扩散至 该铜合金晶种层的表面。
前述的形成集成电路的方法，其中所述的形成该铜合金晶种层的步骤 与填充该金属材料于该开口中的步骤之间，并无任何铜晶种层形成。
前述的形成集成电路的方法，其中所述的形成该铜合金晶种层的步骤 与填克该金属材料于该开口中的步骤之间，更至少包括形成一实质纯铜层。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达 到上述目的，根据本发明的一方面，提供了一种形成集成电路的内连线结
构的方法，此方法包括提供半导体基材；形成介电层于半导体基材上；形 成开口于介电层中；以及形成铜合金晶种层于开口中。其中铜合金晶种层 与介电层完全接触，且铜合金晶种层至少包括有铜及合金材料。此方法更 至少包括填充金属材料于开口中且覆盖于铜合金晶种层上；执行平坦化 步骤，以移除覆盖在介电层上的多余的金属材料；以及执行热退火步骤，以 将铜合金晶种层中的合金材料由铜中分离。
根据本发明的另一方面，提供了一种形成集成电路的内连线结构的方 法，此方法包括提供半导体基材；形成介电层于半导体基材上；形成开口 于介电层中；形成合金晶种层于开口中，其中合金晶种层至少包括有合金 金属，在热预算影响下合金金属可分离至合金晶种层的表面；填充金属材料 于开口中且覆盖于合金晶种层上；执行平坦化步骤，以移除覆盖在介电层 上的多余的金属材料；以及执行热退火步骤，以将合金晶种层中的合金材 料分离至合金晶种层的底表面及金属材料的上表面。其中热退火步骤执行 于填充金属材料的步骤之后，以及执行平坦化步骤之前。
根据本发明的又一方面，提供了一种形成集成电路的内连线结构的方 法，此方法包括:提供半导体基材；形成低k值介电层于半导体基材上，其中 低k值介电层至少包括氣及硅；形成开口于低k值介电层中；形成铜合金 晶种层于开口中，其中铜合金晶种层至少包括有合金金属，在热预算影响 下合金金属可分离至铜合金晶种层的表面；电镀铜材料(电镀铜；Plated Copper)于开口中且覆盖于铜合金晶种层上；在电镀铜材料的步骤之后，执 行热退火步骤，以将合金金属扩散至铜合金晶种层的底表面及铜材料的上 表面；以及在热退火步骤后，执行化学机械研磨，以移除覆盖在低k值介电 层上的多余的铜材料，其中铜材料的上表面所聚集的合金金属亦遭移除。
根据本发明的又一方面，提供了一种集成电路的结构，此结构至少包括半导体基材；位于半导体基材上的介电层；位于介电层中的开口；以及位 于开口中并与介电层接触的扩散阻障层。扩散阻障层至少包括选自于实质 由一金属的金属氧化物、前述金属的金属硅氧化物、以及前述材料的组合 所形成的一群组的材料。在热预算的影响下，前述金属可由铜中分离。内连 线结构更至少包括位于前述开口中并覆盖于扩散阻障层上的金属材料。此 金属材料与扩散阻障层不同。此金属材料具有一上表面，此上表面与介电 层的顶面实质等高。
根据本发明的又一方面，提供了一种集成电路的结构，此结构至少包 括半导体基材;位于半导体基材的低k值介电层，其中低k值介电层至少 包括氧及硅；位于低k值介电层中的开口 ，其中开口至少包括介层窗开口以 及位于介层窗开口上并与其形成一体的沟渠开口；以及位于开口中并与介 电层接触的扩散阻障层。扩散阻障层至少包括选自于实质由一金属的金属 氧化物、前述金属的金属硅氧化物、以及前述材料的组合所形成的一群组 的材料。在热预算的影响下，前述金属可由铜中分离。当扩散阻障层并未形 成于介层窗开口的底部时，则扩散阻障层至少有一部分位于沟渠开口的底 部。集成电路更至少包括位于开口中且覆盖在扩散阻障层上的铜特征，其中 此铜特征具有一上表面，此上表面实质等高于低k值介电层的上表面。
借由上述技术方案，本发明形成集成电路的方法至少具有下列优点及 有益效果本发明使受到改善而厚度减低的扩散阻障层，以及沟渠开口与介 层窗开口有较佳的间隙填充(Gap-Fi 11 ing)。
综上所述，本发明一种形成集成电路的内连线结构的方法。此方法包 括:提供半导体基材；形成介电层于半导体基材上；形成开口于介电层中；以 及形成铜合金晶种层于开口中。其中铜合金晶种层与介电层完全接触，且铜 合金晶种层至少包括有铜及合金材料。此方法更至少包含填充金属材料 于开口中且覆盖在铜合金晶种层上；执行平坦化步骤，以移除覆盖在介电 层上的多余的金属材料；以及执行热退火步骤，以将铜合金晶种层中的合 金材料由铜中分离。本发明具有上述优点及实用价值，其不论在方法或功 能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效 杲，且较现有的形成集成电路的方法具有增进的突出功效，从而更加适于实 用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其 他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详 细^兌明如下。


图1至图8是依据本发明的一实施例制造内连线结构的各个中间步骤
的剖面示意图，其中本实施例更介绍了双镶嵌制程(Dual Damascene Process)。
图9是形成于如图8所示的内连线结构上的额外金属层的示意图。 图10是根据本发明的一实施例的具有金属覆盖层(Metal Cap Layer) 的内连线结构的示意图。
100:晶圆20 基底结构
20:半导体基材2 a
22介电层24导线
26蚀刻终止层28介电层
30介层窗开口32沟渠开口
34铜合金晶种层36铜晶种层
38铜42层
44层50铜线
52介层窗60铜合金晶种层
62铜64.扩散阻障层
66金属罩T: 厚度
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的形成集成电路的方法 其具体实施方式
、方法、步骤、特征及其功效，详细说明如后。
本说明所采用的较佳实施例的产生与使用方式详细讨论如下。然而，应 该理解的是，本发明提供了许多可在多种特定背景中实施的可应用的发明 概念。以下所讨论的特定实施例是仅用以教示产生和使用本发明的特定方 式，而并非用以限定本发明的范围。
本发明提供 一 种形成内连线结构的阻障层的新颖方法。本发明的较佳 实施例的产生步骤介绍如下。并且较佳实施例的各种变化亦将在随后讨论。 而在本发明所有的图式和示范实施例中，相同的参考号码用来表示相同的 元件。
请参阅图1至图8所示，是依据本发明的一实施例制造内连线结构的各 个中间步骤的剖面示意图，其中本实施例更介绍了双镶嵌制程(Dual Damascene Process)。
请参阅图1所示，是绘示晶圆100，本发明的较佳实施例晶圓100包括 位于例示性的基底结构20上的介电层22。基底结构20可包括半导体基材 20,、以及覆盖层(Overlying Layers) 202,其中覆盖层202可包括接触蚀刻
8乡冬止层(Contact Etch Stop Layer; CESL)、内层介电层(Inter-Layer Dielectric; ILD)、以及金属间介电层(Inter—Metal Dielectric; IMD)(未 绘示)。半导体基材20,可为单晶(Single Crystalline)或复合半导体基 材。主动及被动装置(未绘示)，如晶体管、电容、电阻、及类似的元件，可 形成于半导体基材20,之上。
图1亦有形成于介电层22中的导线24，而介电层22形成并覆盖在基 底结构20之上。其中导线24较佳为一金属线，此金属线的材质包括有铜、 钨、铝、银、金、前述材料的合金、前述材料的化合物、以及前述材料的 组合。导线24典型地连接至另一位于其下的特征(未绘示)，如介层窗或接 触插塞(Contact Plug)。介电层22可为金属间介电层，且较佳的并具有一 低介电常数值。
蚀刻终止层26形成于介电层22与导线24之上。较佳的蚀刻终止层26 包含有氮化物、硅-碳为基础的材料、碳掺杂氧化物、或类似的材料。而蚀 刻终止层26的一例示性形成方法为电浆增强型化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition; PECVD)。然而，常用的其它方法 如高密度电浆化学气相沉积法(High-Density Plasma CVD; HDPCVD)、原子 层化学气相沉积法(Atomic Layer CVD; ALCVD )、及类似的方法亦可,史采 用。为了简化起见，基底结构20将不绘于接下来即将讨论的图式中。
请参阅图2所示，是绘示介电层28的形成，介电层28提供导线24及 后续即将形成于其上的导线之间的绝缘。因此，介电层28有时可称之为金 属间介电层。较佳的介电层28具有小于约3. 5的介电常数(k值)，因此，虽 然介电层28亦可具有一较高的k值，而在本说明中介电层28则均指具有 低k值的介电层28。更佳的是，低k值的介电层28具有一小于约2.8的k 值。在一较佳实施例中，低k值的介电层28包括有氧、硅、氮、以及类似 的材料。 一例示性的材料包含有含碳材料、有机硅酸盐玻璃、含制孔剂材 料、以及类似的材料。多孔性结构可存在于低k值的介电层28中以降低其 k值。低k值的介电层28可利用化学气相沉积法沉积，虽然其它常用的沉 积法如低压化学气相沉积法(Low Pressure CVD; LPCVD)、原子层化学气相 沉积法、以及旋转涂布法(Spin-0n)亦可被采用，但较佳的方法为电浆增强
型化学气相沉积法。
请参阅图3所示，是绘示位于低k值的介电层28中的介层窗开口 30及 沟渠开口 32的形成。光阻(未绘示)形成并图案化于低k值的介电层28之 上，藉以形成介层窗开口 30及沟渠开口 32。在一较佳实施例中，非等向性 (anisotropic)蚀刻切穿低k值的介电层28,并终止于蚀刻终止层26,因此 形成介层窗开口 30。接着形成沟渠开口 32。由于没有蚀刻终止层来终止沟 渠开口 32的蚀刻，故需控制蚀刻时间使得沟渠开口 32的蚀刻终止于所希望的深度。在另一实施例中，可采用沟渠优先法(Trench-First Approach),在 此方法中，沟渠开口 32形成于介层窗开口 30之前。然后通过介层窗开口 30 蚀刻蚀刻终止层26，以暴露出蚀刻终止层26下方的导线24。
在另一实施例中，低k值的介电层28可以第一低k值介电层、位于第 一低k值介电层上的蚀刻终止层、位于蚀刻终止层上的第二低k值介电层 来取代。蚀刻终止层是用来形成沟渠开口 32。熟悉此技艺的人将能了解适 当的制程步骤。
请参阅图4所示，是绘示铜合金晶种层34的形成。铜合金晶种层34包 含有与合金材料形成合金的基材金属材料(Base Metallic Material),虽 然此基材材料可为钌(Ruthenium)或其它适当的材料，但较佳的基材材料为 铜(且由此可知相对应的合金层可称为铜合金层)。在一例示实施例中，铜 合金晶种层34具有小于约60%的合金原子百分率(Alloy Atomic Percentage),且较佳的介于约0. 1%及10°/。之间 合金材料根据其溶解于基 材金属材料中的溶解度来做选择，较佳的合金材料为金属，其中较佳的为 溶解度小的材料。再者，当受到热退火作用时，合金材料需能够由基材材 料中分离。分离后，合金材料扩散至基材金属材料的表面。根据上述的较佳 实施例，铜合金晶种层34中的合金材料可为锰、铅、银、铬、铌、镁、铟、 钛、锡、及前述材料的组合。典型地，若铜合金晶种层34中的合金材料含 量超过最大原子百分率，则基材金属材料将取代合金材料而扩散至合金材 料的表面。若采用不同的合金材料，则最大原子百分率亦会随之变动。在一 例示性实施例中，使用锰作为合金材料，则最大原子百分率约为52原子百 分比(Atomic Percent)。因此，铜合金晶种层34中的合金材料的原子百分 率应低于个别的最大原子百分率，以使得当进行热退火时，合金材料能够 扩散至基材金属材料的表面，而不会形成相反的状况。虽然较大或较小的 铜合金晶种层34的厚度T亦可被釆用，但铜合金晶种层34的厚度T较佳 的是介于30埃至900埃之间。值得注意的是，合金材料在铜合金晶种层34 中所占原子百分率的增加将改善最后内连线结构的可靠度。然而，过多的 合金材料亦将导致内连线结构电阻率的增加。因此合金材料的最佳百分率
需要同时考虑可靠度以及电阻率。
铜合金晶种层34较佳是利用物理气相沉积法(Physical Vapor Deposition; PVD)来制作，物理气相沉积法可包括直流溅镀(DC Sputter )、 射频溅镀(RF Sputter)、偏压溅镀(Bias Sputter)、《兹控践镀(Magnetron Sputter)、或类似的方法。个别的靶材(Target )将包含有所需的基材材 料，如铜或钌，以及合金材料。另外，铜合金晶种层34可利用化学气相沉积 法来制作，或是利用原子层沉积4支术(ALD-Atomic Layer Deposi t ion)或无 电电镀法(Electroless Plating)来产生，在无电电镀法中，电镀液包含有基材金属材料以及合金材料两者的离子。
请参阅图5所示，可选择性地形成铜晶种层36。铜晶种层36较佳(实 质)的是包含有纯铜(例如具有低于约0.1原子百分比的杂质百分率)。优 点是，实质纯铜晶种层36具有低电阻率，且可因此改善后续的铜电镀制程。 铜晶种层36的形成方法可实质等同于形成铜合金晶种层34的方法。
接着，请参阅图6所示，将铜38填入沟渠开口 32中。在一较佳实施 例中，铜38是利用电镀所形成，其中晶圓100是浸没在包含有离子铜的电 镀液中。在最后的结构上，铜38的上表面是高于低k值的介电层28的上表 面。
请参阅图7所示，对晶圆IOO施以热退火。热退火使得铜合金晶种层34 中的合金材料能够从铜当中分离。合金材料扩散至铜38的自由表面(Free Surface)，且扩散至铜合金晶种层34与低k值的介电层28之间的界面，并 且聚集在此些区域中。此些聚集有合金材料的区域是以层42及层44作一 概略性的介绍。同时，随着铜合金晶种层34中的合金材料的扩散，剩下的 铜合金晶种层34可包含有留下的实质纯铜(或钌)。再者，合金材料穿过铜 38而集中在层44中，因此铜38的主体实质上亦不包含合金材料。在一例 示性实施例中，实质纯铜合金晶种层34及铜38具有低于约0. 1°/。的杂质百 分率。虽然铜合金晶种层34仍然于图7中绘出，可理解的是，假如铜合金 晶种层34及铜38 二者均以相似的材料如铜来形成，则二者之间可能无法 作区分。在后续的图式中并无晶种层36绘出，因为晶种层36已经合并至 铜38之中。
再者，由于热退火所提供的能量，层42中的合金材料将与低k值介电层 28产生反应(形成键结)，以将层42转换成扩散阻障层 在一例示性实施例 中，其中低k值介电层28至少包含氧，扩散阻障层42包含氧化金属(例如 MeOx，其中合金材料是以Me表示)。在另 一例示性实施例中，其中低k值介 电层28包含有氧及硅，扩散阻障层42包含有金属硅氧化物(MeSiyOz)、金 属氧化物、或前述材料的组合。扩散阻障层42可以具有小于约30埃的厚 度，而根据铜合金晶种层34中的合金材料的多寡，虽然扩散阻障层42可具 有较厚或较薄的厚度，但较佳的厚度则介于约10埃至约"埃之间。
为了从铜当中分离合金材料，热退火的执行温度需高于分离活化温度 (Segregation Activating Temperature)，若热退火温度一直低于前述分离 活化温度，则分离作用实质上可忽略。分离活化温度随着使用的合金材料的 不同而变化。分离效应(Segregation Effect)受到热退火的温度及持续时 间二者(亦即热预算)的影响。熟悉此技艺的人通过实验将能够找到最佳的 温度及持续时间。在一例示实施例中，其中合金材料包含有锰，热退火可 在约250。C及约40(TC持续约10分钟至约120分钟。然后，请参阅图8所示，执行化学机械研磨以移除多余的铜38，及低k值 介电层28中的铜合金晶种层34,留下铜线50、介层窗52、以及分别位于 前述二者底下的层42 (阻障层)的部分。包含有集中的合金材料的层44则由 化学机械研磨所移除。
可以理解的是，热退火可在不同的时间加以实施。例如可在形成铜 合金晶种层34及形成铜晶种层36的步骤之间、在形成铜晶种层36以及电 镀铜38的步骤之间、或在化学机械研磨之后执行热退火。然而，在形成铜 38步骤之后，以及在执行化学机械研磨步骤之前执行热退火特别具有优势。 理由是，藉由此时所执行的热退火，则集中的合金材料(层44)将遭到后续 执行的化学机械研磨所移除。相反的，若是在其它任何时刻执行热退火，则 合金材料将集中在剩余的最后结构的自由表面，且增加内连线结构的电阻 率。
本发明的 一 优点特征是，扩散阻障层的形成是自我对准 (Self-Aligned)，且没有扩散阻障层形成于介层窗的底部(如图8中的区域 54)。因为扩散阻障层一般具有高于铜的电阻率，在介层窗底部的扩散阻障 层的部分将增加内连线结构的电阻，且降4氐受到电子迁移 (Electro-Migration)影响的可靠度。然而，由于合金材料可实质自由地穿 过介层窗底部，故介层窗底部将不会聚集合金材料，且因此不会有扩散阻障 层形成于区域54。
请参阅图9所示，是绘示额外金属层的中间结构。较佳的是，将图3至 图8中所示的步骤重复于每一金属层中。例如，为了形成如图9所示的结 构，形成铜合金晶种层60，接着形成选择性的纯铜晶种层(未绘出)、以及 电镀铜62。在形成铜62之后，执行其它的热退火步骤以形成扩散阻障层 64。接着，执行化学机械研磨以移除多余的铜62。
本发明的实施例可以与其它金属形成方案结合。例如请参阅图10所 示，是绘示包含有金属罩66的内连线结构，其中金属罩66是由钴、镍、钨、
钼(molybdenum)、硅、锌、铬、硼、磷、氮、及前述材料的组合所形成。 再者，当金属罩66并不包含氧或硅时，则无扩散阻障层(金属氧化物或金属 硅氧化物)形成于金属罩66上。
本发明的实施例具有多项优点特征。相较于传统形成扩散阻障层及铜 晶种层的沉积制程(由于一致性的需求，此些制程很复杂)，在本发明的实 施例中，仅需要一铜合金晶种层，因此内连线结构的形成制程可以简化。再 者，铜合金晶种层可如约30埃一样薄，且因此剩余的开口的深宽比(Aspect Ratio)可实质不受影响。电镀铜的间隙填充因此而更加容易。因此，本发明 的实施例较佳地适合于较小尺寸的集成电路。此外，扩散阻障层的形成为自 我对准，因此并无扩散阻障层形成于介层窗的底部。如此不仅导致内连线结构的电阻-电容延迟的降低，且可减少电子迁移失效的可能性。实验显示，相
较于具有氮化钽(TaN)或钽(Ta)扩散阻障层的内连线结构，本发明的实施例 到达失效的平均时间增加了 3到5倍。更进一步来说，利用本发明的方法所 形成的例示性介层窗链(Via Chains)的电阻仅约具有具有氮化钽或钽的例 示性扩散阻障层的10%。
虽然本发明及其优点已经详述如上，可理解的是，在不脱离后述请求项 所定义的本发明范围和精神内，当可做各种的更动、替代和润饰。此外，本 发明的范围并非欲限制在本说明书所述的制程、机器、制造以及物质、方 式、方法和步骤的组成的特定实施例中。此技术领域中具有一般技艺人员 将可从本发明的揭露轻易地理解到前述的制程、机器、制造以及物质、方 式、方法和步骤的组成，不论是已经存在或后续将发展的，只要能够如本说 明相对应的实施例 一般执行实质相同功能或达到实质相同的结果，均包括 在本发明的范围内。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所 作的任何筒单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1、一种形成集成电路的方法，其特征在于其至少包括以下步骤提供一半导体基材；形成一介电层于该半导体基材上；形成一开口于该介电层中；形成一铜合金晶种层于该开口中，其中该铜合金晶种层完全接触该介电层，且其中该铜合金晶种层至少包括有一铜及一合金材料；填充一金属材料于该开口中且覆盖于该铜合金晶种层上；执行一平坦化步骤，以移除覆盖在该介电层上的多余的该金属材料；以及执行一热退火步骤，以将该铜合金晶种层中的该合金材料由该铜中分离。
2、 根据权利要求1所述的形成集成电路的方法，其特征在于其中所述 的热退火步骤是执行于填充该金属材料的步骤之后，且执行于该平坦化步 骤之前。
3、 根据权利要求1所述的形成集成电路的方法，其特征在于其中所述 的热退火步骤使得该合金材料扩散至该铜合金晶种层的一底表面、及该金 属材料的一上表面，且其中该热退火步骤使得该合金材料与该介电材料间 产生一反应。
4、 根据权利要求2所述的形成集成电路的方法，其特征在于其更至少 包含形成一额外金属层，形成该额外金属层的步骤至少包含形成一额外介电层于该介电层上； 形成一额外开口于该额外介电层中；形成一额外铜合金晶种层于该额外开口中，其中该额外铜合金晶种层 完全接触该额外介电层，且其中该额外铜合金晶种层至少包括有该铜及一 额外合金材料；填充一额外金属材料于该额外开口中且覆盖于该额外铜合金晶种层上；执行一额外平坦化步骤，以移除覆盖在该额外介电层上的多余的该额 外金属材料；以及在填充该额外金属材料的步骤及执行该额外平坦化步骤之间，执行一 额外热退火步骤，以将该额外铜合金晶种层中的该额外合金材料由该铜中 分离。
5、 根据权利要求1所述的形成集成电路的方法，其特征在于其中所述的介电层至少包含有氧。
6、 根据权利要求5所述的形成集成电路的方法，其特征在于其中所述的介电层更包含有硅。
7、 根据权利要求5所述的形成集成电路的方法，其特征在于其中所述 的热退火步骤中，该合金材料与该介电材层中的氧反应。
8、 根据权利要求1所述的形成集成电路的方法，其特征在于其中所述 的合金材料具有低于一最大浓度的一浓度，而在该最大浓度下，该铜合金晶 种层中的该合金材料可扩散至该铜合金晶种层的表面。
9、 根据权利要求1所述的形成集成电路的方法，其特征在于其中所述 的形成该铜合金晶种层的步骤与填充该金属材料于该开口中的步骤之间， 并无任何铜晶种层形成。
10、 根据权利要求1所述的形成集成电路的方法，其特征在于其中所 述的形成该铜合金晶种层的步骤与填充该金属材料于该开口中的步骤之间， 更至少包括形成一实质纯铜层。
全文摘要
本发明是有关于一种形成集成电路的方法，其至少包括以下步骤提供一半导体基材；形成一介电层于该半导体基材上；形成一开口于该介电层中；形成一铜合金晶种层于该开口中，其中该铜合金晶种层完全接触该介电层，且其中该铜合金晶种层至少包括有一铜及一合金材料；填充一金属材料于该开口中且覆盖于该铜合金晶种层上；执行一平坦化步骤，以移除覆盖在该介电层上的多余的该金属材料；以及执行一热退火步骤，以将该铜合金晶种层中的该合金材料由该铜中分离。本发明使受到改善而厚度减低的扩散阻障层，以及沟渠开口与介层窗开口有较佳的间隙填充。
文档编号H01L21/768GK101515562SQ20081013303
公开日2009年8月26日 申请日期2008年7月8日 优先权日2008年2月18日
发明者余振华, 叶名世, 李明翰 申请人:台湾积体电路制造股份有限公司