包括碳纳米管织物元件和转向元件的存储器单元及其形成方法

专利名称：包括碳纳米管织物元件和转向元件的存储器单元及其形成方法
包括碳纳米管织物元件和转向元件的存储器单元及其形成方法
0001本申请要求Hemer等人提交于2007年3月27日的题为"Method to Form a Memory Cell Comprising a Carbon Nanotube FabricElement and a Steering Element"的11/692,144号美国专利申请(代理人案巻编号——SAND-01193US0)以及Herner等人提交于2007年3月27日的题为"Memory Cell Comprising a Carbon Nanotube Fabric Elementand a Steering Element"的11/692,148号美国专利申请(代理人案巻编号——SAND-01193US1)的优先权，此两者在此全文并入以作参考。
相关申请
0002本申请涉及Herner提交于2007年3月27日的题为"Methodto Form Upward-Pointing P陽I-N Diodes Having Large and UniformCurrent"的11/692,151号美国专利申请(代理人案巻编号——SAND-01179US0)以及Herner提交于2007年3月27日的题为"LargeArray of Upward-Pointing P-I-N Diodes Having Large and UniformCurrent"的11/692,153号美国专利申请(代理人案巻编号——SAND-01179US1),此两者在此全文并入以作参考。
背景技术：
0003研究确信碳纳米管存储器是通过单个碳纳米管或碳纳米管带在电场中的弯曲进行操作的。这种弯曲机制需要空间，在该空间内碳纳米管可以弯曲。在纳米技术中，形成与保持这样空的空间是极其困难的。
0004利用容易制造的碳纳米管形成存储器单元将会是有利的。在高密度的、极大的交叉点阵列中形成这种存储器单元将会更加有利。

发明内容
0005本发明由下面的权利要求限定，且在此部分中的任何内容都不应作为对那些权利要求的限制。 一般而言，本发明涉及存储器阵列
8以及形成存储器阵列的方法，在该存储器阵列中，存储器单元包括布置成电串联的碳纳米管织物和转向元件，如二极管或晶体管。
0006本发明的第一方面提供一种存储器单元，其包括第一导体;转向元件；碳纳米管织物；以及第二导体，其中所述转向元件与所述碳纳米管织物被布置成电串联在所述第一导体与所述第二导体之间，且其中整个所述存储器单元被形成在衬底上方。
0007本发明的第二方面提供一种用于对碳纳米管存储器单元进行编程的方法，其中所述存储器单元包括第一导体、转向元件、碳纳米管织物以及第二导体，其中所述转向元件与所述碳纳米管织物被布置成电串联在所述第一导体与所述第二导体之间，且其中整个所述碳纳米管存储器单元被形成在衬底上方，所述碳纳米管织物具有第一电阻率，所述方法包括在所述第一导体与所述第二导体之间施加第一电置位脉冲，其中，在施加所述第一电置位脉冲之后，所述碳纳米管织物具有第二电阻率，所述第二电阻率小于所述第一电阻率。
0008本发明的优选实施例提出一种单片三维存储器阵列，其包括
(a)单片地形成在衬底上方的第一存储器级，所述第一存储器级包括i)多个大致平行的、大致共面的第一底部导体；ii)多个转向元件；iii)多个第一级碳纳米管织物元件，以及W)多个大致平行的、大致共面的第一顶部导体；以及v)多个第一级存储器单元，其中每个第一级存储器单元包括布置成电串联在所述第一底部导体中的一个与所述第一顶部导体中的一个之间的所述转向元件中的一个与所述第一级碳纳米管织物元件中的一个；以及(b)单片地形成在所述第一存储器级上方的第二存储器级。
0009本发明在此所述的每一个方面与实施例可被单独使用或彼此组合使用。
0010现在将参考附图来描述优选的方面与实施例。


0011图1是根据本发明的优选实施例形成的存储器单元的透视图。0012图2是包括如图1所示的存储器单元的第一存储器级的一部分的透视图。0013图3a与图3c是示出根据本发明的实施例形成的存储器阵列的剖面图。图3a与图3c示出了相同结构的垂直视图，而图3b示出了该结构的俯视图。
0014图4是本发明的另一个实施例的剖面图。0015图5a-5d是示出根据本发明的优选实施例形成的单片三维存储器阵列的两个单片形成的存储器级的形成阶段的剖视图。
具体实施例方式
0016碳纳米管是碳的中空圆筒，典型地，是单个碳原子厚度的辊轧板(rolled sheet)。碳纳米管典型地具有约l-2nm的直径且长度比直径大数百倍或数千倍。
0017非易失性存储器即使当装置的电源关闭时仍保持信息。利用碳纳米管的非易失性存储器单元在例如Segal等人的题为
"Electromechanical memory having cell selection circuitry constructedwith廳otube technology"的6,643,165号美国专禾U以及Jaiprakash等人的题为 "Devices having vertically-disposed nanofabric articles andmethods of making the same"的7,112,464号美国专禾ll中描述。
0018在Segal等人与Jaiprakash等人的两个美国专利中，碳纳米管元件(单个碳纳米管或多个管的碳纳米管带)与电极空间上分离，碳纳米管元件或者水平定向并悬置在电极上方，或者垂直定向且与垂直定向的电极相邻。通过将碳纳米管元件暴露到电荷，导致碳纳米管元件机械性弯曲，使其与电极电接触，从而存储器单元得以运行。伴随着碳纳米管元件与相邻电极接触或者不与相邻电极接触，存储器单元的这两个电学状态可被感测，在器件的电源被去除后仍然保持，并且对应于存储器单元的两个可区分的数据状态。
0019由于所述机制依赖于碳纳米管元件的运动，必须制造一种结构，其具有在碳纳米管元件与相邻电极之间的间隙以便允许这种运动。这种间隙的制造在极小尺寸上是很困难的，且当尺寸持续縮小时会变得更加困难。
0020在本发明中，利用碳纳米管织物来形成非易失性存储器单元。术语凝^^ -织#^将在本文中用于描述邻近的多个碳纳米管，其对单个管的定向没有要求，这与要求碳纳米管必须大致平行的碳纳米管带 不同。在优选实施例中，这样的碳纳米管织物包括随机定向的碳纳米 管的几个或多个层。单元的操作无需创建单个纳米管可以在其中弯曲 的开放空间，且因此可以更坚固且更简单地制造。
0021期望的是，碳纳米管织物将表现出电阻率转换特征(resistivity switching behavior); g卩，当经受足够的电压或电流时，织物将改变其 电阻率。从较高电阻率到较低电阻率的转换将被称为置位存,(set transition),其通过f位冶颜V^获得，而从较低电阻率向较高电阻率的 复位#凍(reset transition)通过虔'位冶應V^获得。术语f位敏屈』、.著( 复位敏i以及复位冶流—也将被使用。
0022总之，在一个实施例中，所述单元包括转向元件与布置成电 串联在第一导体与第二导体之间的碳纳米管织物。碳纳米管织物可处 于具有第一电阻率的第一状态。在第一导体与第二导体两端施加第一 置位电脉冲之后，碳纳米管织物具有第二电阻率，该第二电阻率小于 第一电阻率。然后，在转向元件与碳纳米管织物两端施加第一复位电 脉冲之后，碳纳米管织物具有第三电阻率，该第三电阻率大于第二电 阻率。存储单元的数据状态可被存储成这些电阻率状态中的任何状态。 在施加第一置位脉冲或施加第一复位脉冲之后，施加读出电压来感测 数据状态。
0023图1示出本发明的一个实施例。碳纳米管织物118与二极管 302被设置成电串联在底部导体200与顶部导体400之间。可选的导电 阻挡层110与111夹持碳纳米管织物118。在一个实施例中，当形成该 存储器单元时，碳纳米管织物118处于第一电阻率状态，例如高电阻 率或,-泣状态。在该复位状态下，当读出电压被施加在顶部导体400 与底部导体200之间时，在导体之间有很少电流或没有电流流过。在 施加置位脉冲之后，碳纳米管织物118的电阻率经历到置^"状态的置 位转变，该置位状态是低电阻率状态。伴随着碳纳米管织物118处于 置位状态，当相同的读出电压被施加在顶部导体400与底部导体200 之间时，明显较大的电流在它们之间流动。在施加复位脉冲之后，碳 纳米管织物118的电阻率经历复位转换，返回到高电阻率复位状态。 当读出电压被施加在顶部导体400与底部导体200之间时，相当小的电流在它们之间流动。在所施加的读出电压下置位状态与复位状态之间的不同电流可被可靠地感测。这些不同状态可对应于存储器单元的不同数据状态；例如一个电阻率状态可对应于数据"0"，而另一个对应于数据"1"。在一个可替换实施例中，碳纳米管织物118的初始状态可以是低电阻率状态。为了简化，将描述两个数据状态。然而，本领域的技术人员将理解，在一些实施例中可以实现三个、四个或更多个能可靠区分的电阻率状态。
0024图2示出带有中间柱300的多个底部导体200与顶部导体400，这些柱300包括二极管与碳纳米管织物元件。在可替换实施例中，二极管可用一些其他非欧姆装置代替。以这样的方式，可形成存储器单元的第一级；这里仅示出这种存储器级的一小部分。在优选实施例中，附加的存储器级可被堆叠地形成在第一存储器级的上方，从而形成高密度的单片三维存储器阵列。存储器阵列是由在例如单晶硅衬底的衬底上方沉积与生长的层形成的。支持电路有利地被形成在存储器阵列下方的衬底中。
0025本发明的一个可替换实施例利用在Petti等人于2005年6月2日提交的题为"Rewriteable Memory Cell Comprising a Transistor andResistance-Switching Material in Series"的11/143,269号美国专利申请中描述的结构，该申请被转让给本发明的受让人，并在此全文并入以作参考。Petti等人描述了一种存储器单元，该存储器单元具有一层与MOS晶体管串联形成的电阻率转换二元金属氧化物或氮化物。在Petti等人的实施例中，MOS晶体管是薄膜晶体管，并使其沟道层形成在沉积的多晶半导体材料中，而不是形成在单晶晶片衬底中。
0026转向图3a，在Petti等人的优选实施例中，形成了多个大致平行的数据线10。在数据线10的每一个上方均形成有半导体柱12。每个柱12包括重掺杂区14和18 (用作漏区与源区)以及轻掺杂区16。栅电极20围绕每个柱12。
0027图3b示出从上方观察的图3a的单元。在重复的图案中，貧i^是一个特征与相同特征的下一次出现处之间的距离。例如，柱12的节距是一个柱的中心与相邻柱的中心之间的距离。沿一个方向，柱12具有第一节距P,，而沿另一个方向，柱12具有更大节距P2;例如，P2可以是P,的1.5倍。(特征尺寸是在装置内由光刻形成的最小特征或间 隙的宽度。换句话说，节距P,可以是特征尺寸的两倍，而节距P2是特 征尺寸的三倍。)如图3a所示，沿具有较小节距P,的方向，相邻存储 器单元的栅电极20合并，形成单一选择线22。沿具有较大节距P2的 方向，相邻单元的栅电极20不合并，且相邻选择线22是隔离开的。 图3a示出沿图3b的线X-X'的结构剖视图。而图3c示出沿图3b的线 Y-Y'的结构剖视图。
0028参考图3a与图3c，优选垂直于数据线10的参考线24被形成 在柱12的上方，从而每个柱12被垂直地设置在数据线10中的一个数 据线与参考线24中的一个参考线之间。电阻转换存储器元件26被形 成在每个存储器单元中例如源区8与参考线24之间。可替换地，电 阻转换存储器元件26可被形成在漏区14与数据线IO之间。在本发明 的优选实施例中，电阻转换元件26包括一层碳纳米管织物。注意，在 图3a-3c的实施例中，碳纳米管织物是在柱的顶部而不在其下方。
0029图4示出Petti等人的另一个实施例。该实施例相似地包括TFT 阵列中的存储器单元，每个存储器单元均具有串联的晶体管和可逆电 阻转换存储器元件，但是本实施例具有不同的结构。大致平行的干线 30 (在横截面中显示为从纸面延伸出)包括多个线组31，每一个线组 31由两个数据线32和一个参考线34组成，参考线34与两个数据线 32直接相邻并处于这两个数据线32之间。在干线30上方且优选垂直 于它们延伸的是大致平行的选择线36。选择线36与栅极介电层38和 沟道层40—同延伸。存储器级包括柱42，每个柱42被垂直设置在一 个沟道层40与一个数据线32或一个参考线34之间。包括沿相同选择 线的相邻柱的晶体管被形成。晶体管44包括处于源区50和漏区52之 间的沟道区51。 一个柱42a包括电阻转换元件46，而其他柱42不包 括电阻转换元件。在该实施例中，相邻的晶体管共用一个参考线；例 如，晶体管48与晶体管44共用一个参考线34。在相邻数据线32之间 不存在晶体管。在本发明的优选实施例中，电阻转换元件46包括一层 碳纳米管织物。
0030在图1与图3a-3c以及图4的实施例中，碳纳米管织物与二极 管或晶体管配对。二极管与晶体管均具有非欧姆传导的特性。欧姆导
13体(如电线)对称地传导电流，且电流根据欧姆定律随电压线性地增 大。不遵循这些规则的装置表现为非欧姆传导，并将被描述为存砟元 件。通过将转向元件与碳纳米管织物配对，存储器单元可以形成为大 的交叉点阵列。转向元件提供在相邻单元之间的电绝缘，从而所选单 元可被置位、复位或者被感测而不会无意中置位或复位与所选单元共 用字线或位线的单元。
0031这些实施例中每一个都包括第一导体；转向元件；碳纳米 管织物；以及第二导体，其中转向元件与碳纳米管织物被布置成电串 联在第一导体与第二导体之间，且其中整个存储器单元被形成在衬底 上。
0032这些实施例被提供为示例；可以预见到其他落入本发明范围 内的实施例。
0033如同Hemer等人于2005年6月8日提交的题为"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"的11/148,530号美国专利申请(该申请在此并 入以作参考)所述，当沉积的非晶硅在仅与具有高晶格失配的诸如二 氧化硅及氮化钛的材料接触的情况下被结晶时，多晶硅形成大量晶格 缺陷，导致其具有高电阻率。施加编程脉冲经过该高缺陷多晶硅会明 显地改变该多晶硅，导致其具有较低电阻率。
0034如同Hemer等人于2004年9月29日提交的题为"Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States"的10/955,549号美国专利申请；以及Hemer等 人的题为"Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"的美国专利中所述(二者均在此并入 以作参考)，己经发现，当沉积的非晶硅在与一层适当的硅化物例如硅 化钛或硅化钴接触的情况下被结晶时，形成的结晶硅具有更高质量， 更少缺陷，并具有更低的电阻率。硅化钛或硅化钴的晶格间距非常接 近与硅的晶格间距，且研究确信，当非晶硅在以择优取向与一层适当 的硅化物接触的情况下被结晶时，该硅化物为硅的晶体生长提供了模 板，这使得缺陷的形成最小化。与在仅接触具有高晶格失配的材料的 情况下被结晶的高缺陷硅不同，施加大的电脉冲并不会稍微改变这种与硅化物层接触而结晶的低缺陷、低电阻率硅的电阻率。
0035参考图l，在优选实施例中，二极管302优选为结型二极管。
在此所用的术语资一星y二极,指的是一种半导体器件，其具有沿一个方 向比另一个方向更容易传导电流的特性，具有两个终端电极，在一个
电极处由P型半导体材料形成，在另一个电极处由N型半导体材料形 成。示例包括P-N型二极管(其具有相接触的P型半导体材料和N型 半导体材料)以及P-I-N型二极管(本征(无掺杂的)半导体材料被插 入在P型半导体材料与N型半导体材料之间)。在图i的实施例中，二 极管302优选由硅形成，且顶部导体400的底层是诸如钛或钴的硅化 物形成金属。退火导致二极管302的硅与硅化物形成金属反应，形成 一层诸如硅化钛或硅化钴的硅化物，该硅化物为二极管302的硅提供 结晶模板，使得它由高质量、低电阻率的硅形成。因此，施加在导体 400与200之间的置位脉冲或复位脉冲仅用于转换碳纳米管织物118的 电阻率状态，且并不改变二极管302的硅的电阻率。这使得置位转换 与复位转换更加可控且可预测，并且可用于减少所需脉冲的振幅。在 其他实施例中，二极管302的硅可被非晶沉积，且可与高晶格失配的 材料相邻而结晶，并因此可由高缺陷、高电阻率的多晶硅形成。
0036上面的讨论己经描述了由与适当的硅化物接触而结晶的硅形 成的二极管。硅与锗可以充分混合，且锗的晶格间距非常接近于硅的 晶格间距。期望与适当的硅锗化物(诸如硅锗化钛或硅锗化钴)接触 而结晶的非晶态硅锗合金将同样结晶而形成低缺陷、低电阻率的多晶 硅-多晶锗。
0037在本发明中的优选二极管是垂直取向的P-I-N 二极管，其具有 第一传导率类型的底部重掺杂区、中间本征或轻掺杂区以及与第一传 导率类型相反的第二传导率类型的顶部重掺杂硅。
0038将提供详细示例来描述在衬底上方形成的两个存储器级的制 造，这些存储器级包括具有串联布置在底部导体与顶部导体之间的二 极管和碳纳米管织物元件的存储器单元。Hemer于2006年11月15曰 提交的题为"P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse"的11/560,283号美国专利申请(在此并入以作参 考)的细节被证明在这样的存储器级的制造中可能是有用的。为了避免混淆本发明，本文并没有写入来自这份或其他所并入的文献的所有 细节，但应该理解的是，这些申请与专利的任何教导都未排除在本申 请之外。为了完整，包括材料、步骤以及条件的许多细节可被提供， 但是本领域的技术人员应该理解，这些细节中的许多细节可被改变、 增加或省略而结果仍落入本发明的范围内。
示例
0039转到图5a，存储器的形成从衬底100开始。该衬底100可以
是本领域内公知的任何半导体衬底，例如单晶硅、像硅-锗或硅-锗-碳
的iv-iv化合物、in-v化合物、n- vn化合物、在这些衬底上的外延
层或任何其他半导体材料。该衬底可包括在其中制成的集成电路。
0040绝缘层102被形成在衬底100上方。绝缘层102可以是氧化 硅、氮化硅、Si-C-O-H薄膜或其他任何合适的绝缘材料。
0041第一导体200被形成在衬底100与绝缘体102上方。粘结层 104可被包含在绝缘层102与导电层106之间以便帮助将导电层106 粘到绝缘层102上。如果上覆导电层106是鸭，则优选氮化钛作为粘 结层104。导电层106可包括本领域中公知的任何导电材料，例如钨或 其他材料，包括钽、钛或其合金。
0042
一旦将形成导电轨/导电干线(conductor rail)的所有层已经被 沉积，则这些层将利用任何适合的掩模与蚀刻工艺而被图案化或蚀刻 以便形成如图5a的剖面图中所示的大致平行、大致共面的导体200。 导体200延伸出纸面。在一个实施例中，通过光刻技术来沉积、图案 化光刻胶，且蚀刻这些层，然后利用标准处理技术去除光刻胶。
0043接下来，电介质材料108被沉积在导电轨200上方以及各导 电轨200之间。电介质材料108可以是任何公知的电绝缘材料，例如 氧化硅、氮化硅或氧氮化硅。在优选实施例中，由高密度等离子体方 法沉积的二氧化硅被用作电介质材料108。
0044最后，在导电轨200的顶部上的多余电介质材料108被去除， 暴露出由电介质材料108隔离开的导电轨200的顶部，并留下大致平 坦的表面。图5a示出了最终的结构。去除溢出的电介质以形成平坦表 面的这种操作可通过诸如化学机械平坦化(CMP)或回刻等本领域公知的任何工艺来实现。在替换实施例中，可通过替代的镶嵌
(Damascene)方法来形成导体200。
0045转到图5b，下一个可选的导电层IIO被沉积。层110是导电 材料，例如氮化钛、氮化钽或钨。这一层可以有任何合适的厚度，例 如为约50埃至约200埃，优选为约100埃。在一些实施例中，阻挡层 IIO可被省略。
0046接下来，利用任何传统的方法形成碳纳米管织物的薄层118。
(为了简化，衬底100在图5b以及其后的图中被省略；将假定存在衬 底100。)在一些实施例中，可通过旋涂或喷涂包含碳纳米管的溶液来 形成这一层；这样的溶液可购买得到。碳纳米管织物层118的厚度优 选在约2nm至约500nm之间，最优选的厚度在约4nm至约40nm之间。
0047导电层111被沉积在层118上。该导电层可以是任何合适的 导电材料，例如氮化钛，并具有任何合适的厚度，例如为约50埃至约 200埃，优选为约100埃。在一些实施例中，导电层lll可被省略。
0048导电层110与111分别直接位于碳纳米管织物118的下方与上 方，且与该碳纳米管织物118永久接触，该传导层110与111将用作电 极，且可协助碳纳米管织物118的电阻率转换。接下来要被沉积的层 是半导体材料，例如硅，其通常是通过低压化学气相沉积(LPCVD) 工艺沉积的。通过LPCVD沉积的硅具有优良的阶梯覆盖性，且如果被 直接沉积到碳纳米管织物118上，则这种硅可能会渗透到各个碳纳米 管之间，改变织物的组成与特性。用具有较弱台阶覆盖性的材料形成 的导电层111有助于防止这种渗透。
0049接下来，沉积将被图案化为柱的半导体材料。该半导体材料 可以是硅、锗、硅锗合金或其他合适的半导体或半导体合金。为了简 化，本说明书将把半导体材料称为硅，但应当理解，技术人员可选择 这些其他合适的材料中的任何一种作为替代。
0050底部重掺杂区112可通过本领域公知的任何沉积和掺杂方法 来形成。硅可被沉积且随后被掺杂，但是优选通过在硅的沉积过程中 使提供P型掺杂原子(例如硼)的施主气体流动而进行原位掺杂。在 优选实施例中，施主气体是BCl3，且P型区112优选被掺杂成约IX 1021个原子/(^13的浓度。优选地，重掺杂区112的厚度在约100埃至约800埃之间，最优选的厚度约为200埃。
0051接下来，本征或轻掺杂区114可通过本领域公知的任何方法 来形成。区114优选是硅，且具有在约1200埃至约4000埃之间的厚 度，优选为约3000埃。重掺杂区112与本征区114的硅优选是沉积态 的无定形的。
0052刚刚沉积的半导体区域114与112连同下衬导电层111、碳纳 米管织物118以及导电层110将被图案化并蚀刻以形成柱300。柱300 应该具有与下方的导体200大约相同的节距以及大约相同的宽度，从 而每个柱300被形成在导体200的顶端。可以容许一定的不对准。
0053柱300可利用任何合适的掩模与蚀刻工艺来形成。例如，可 利用标准光刻技术来沉积、图案化以及蚀刻光刻胶，然后去除光刻胶。 可替换地， 一些其他材料的硬掩模(例如二氧化硅)可以形成在半导 体层堆叠的顶部上，然后被图形化与蚀刻，其中硬掩模顶部上具有底 部抗反射涂层(BARC)。
0054同类似地，电介质抗反射涂层(DARC)可被用作硬掩模。0055在Chen提交于2003年12月5日的题为"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"的 10A728436号美国申请；或者Chen提交于2004年4月1日的题为 "Photomask Features with Chromeless Nonprinting Phase Shifting Window"的10/815312号美国申请(该两者均为本发明的受让人所有 且在此并入以作参考)中描述的光刻技术可有利地被用于执行任何光 刻步骤，这些步骤被用于形成根据本发明的存储器阵列。0056根据需要，柱300的直径可以在例如约22nm至约130nm之 间，优选在约32nm至约80nm之间，例如约45nm。柱300之间的间 隙优选为大约与柱的直径相同。注意，当一个非常小的特征被图案化 为柱时，光刻工艺易于使角变圆，从而不管光掩模中对应特征的实际 形状如何，柱的横截面都将是圆形。
0057电介质材料108被沉积在半导体柱300之上和之间，填充它 们之间的间隙。电介质材料108可以是公知的电绝缘材料，例如氧化 硅、氮化硅或氧氮化硅。在优选实施例中，二氧化硅被用作该绝缘材 料。
180058接下来，在柱300顶部上的电介质材料被去除，暴露出由电
介质材料108隔离开的柱300的顶部，并留下大致平坦的表面。电介 质溢出的这种去除可通过本领域公知的任何工艺如CMP或回刻来实 现。在CMP或回刻之后，实施离子注入，形成重掺杂N型顶部区116。 N型掺杂物/剂优选是浅注入的砷，注入能例如是10keV，剂量为约3 X1015/cm2。这样的注入步骤实现了二极管302的形成。最终结构在图 5b中示出。P-I-N二极管302的制造在Herner的、与本申请同日提交 的题为"Method to Form Upward-Pointing P-I-N Diodes Having Large and
Uniform Current"的_号美国专利(代理人案巻编号为
SAND-01179US0)中更为详细地描述。注意，在CMP过程中失去一 定厚度例如约300埃至约800埃的硅；因此，二极管302的最终高度 可以是在约800埃至约4000埃之间，例如对于具有约45nm的特征尺 寸的二极管而言约2500埃。
0059转到图5c，接下来，硅化物形成金属如钛、钴、铬、钽、铂、 铌或钯的一个层120被沉积。层120优选为钛或钴；如果层120是钛， 则其厚度优选在约10埃至约100埃之间，最优选为约20埃。层120 之后是氮化钛层404。层404的厚度优选在约20埃至约100埃之间， 最优选为约80埃。接下来，导电材料例如钨的一个层406被沉积；例 如，这一层可以是由CVD形成的约1500埃的钨。层406、 404和120 被图案化并蚀刻成轨道形状的顶部导体400，该顶部导体400优选沿着 与底部导体200垂直的方向延伸。顶部导体400的节距与定向被设置 成使每个导体400被形成在一排柱300的顶部上并接触这一排柱300。 可以容许一定的不对准。
0060接下来，电介质材料(未示出)被沉积在导体400之上和之 间。电介质材料可以是任何公知的电绝缘材料，例如氧化硅、氮化硅 或氧氮化硅。在优选实施例中，氧化硅用作这样的电介质材料。
0061参考图5c，注意硅化物成形金属的层120与顶部重惨杂区116 的硅接触。在随后升高温度的步骤中，层120的金属将与重掺杂区116 的硅的一些部分反应而形成硅化物层(未示出)，该硅化物层处于二极 管与顶部导体400之间；可替换地，这一硅化物层可以看作是顶部导 体400的一部分。这一硅化物层在低于硅结晶所需温度的温度下形成，且因此当区112、 114和116在很大程度上仍然是无定形时，该硅化物
层就将成形。如果硅-锗合金被用于顶部重掺杂区116，硅化物-锗化物
层可由例如硅化钴-锗化钴或硅化钛-锗化钛形成。
0062在刚刚描述的示例中，图5c的二极管302包括底部重掺杂的 P型区、中部本征区以及顶部重掺杂的N型区。在优选实施例中，下 一个将要被单片地形成在这一个上面的存储器级与刚刚形成的第一存 储器级共用导体400;即，第一存储器级的顶部导体400用作第二存储
器级的底部导体。如果以这样的方式共用导体，则在第二存储器级中 的二极管优选指向相反方向，其包括底部重掺杂的N型区、中部本征 区以及顶部重掺杂的P-型区。
0063转到图5d，下一个可选的导电层210、碳纳米管织物层218 以及可选的导电层211优选由相同材料、相同厚度并利用分别与第一 存储器级中的柱300的层110、 118和111相同的方法来形成。
0064接下来，形成二极管。底部重惨杂区212可通过本领域公知 的任何沉积和掺杂方法来形成。硅可被沉积且随后被掺杂，但优选通 过在硅的沉积过程中使提供N型掺杂原子的施主气体流动而进行原位 掺杂。重掺杂区212的厚度优选为在约100埃至800埃之间，最优选 的厚度在约100埃至约200埃之间。
0065下一个要被沉积的半导体区是优选未掺杂的。但是，在沉积 的硅中，N型掺杂物例如磷具有强烈的表面活性特性，并且在硅被沉 积时将会朝表面迁移。不提供掺杂物气体时，硅的沉积将持续，但是 向上迁移、找寻表面的磷原子将无意地掺杂到该区。如同在Hemer于 2005年12月9日提交的题为"Deposited Semiconductor Structure to Minimize N-Type Dopant Diffusion and Method of Making ，，的11/298331 号美国专利申请(该申请在此并入以作参考)中所描述的，所沉积的 硅中的磷的表面活性特性在加入锗时受到抑制。优选地，包括至少10 站％的锗的硅锗合金层被沉积在该点，例如约200埃的SiQ.8GeQ.2，其被 未掺杂地沉积，且没有提供磷的掺杂物气体。这一薄层在图5d中未示 出。
0066利用这一薄硅-锗层使得N型掺杂物进入将要形成的本征区的 不必要的扩散最小化，并使得其厚度最大化。当二极管处于反向偏压
20下时，较厚的本征区使得通过二极管的漏电流最小化，从而减小能量 损失。这一方法允许本征区的厚度被增加而无需增加二极管的整体高 度。如同将要看到的，二极管将被图案化为柱；二极管高度的增加提 高了形成这些柱的蚀刻步骤以及填充它们之间间隙的步骤的纵横比
(aspect ratio)。当纵横比增大时，蚀刻与填充都更加困难。0067接下来，本征区214可用本领域公知的任何方法来形成。区 214优选是硅，且优选具有在约1100埃至约3300埃之间的厚度，优选 为约1700埃。重掺杂区212与本征区214的硅优选为沉积态的无定形 的。
0068刚刚沉积的半导体区214与212连同下衬导电层211、碳纳米 管织物218以及导电层210将被图案化并蚀刻以便形成柱500。柱500 应具有与下方的导体400大致相同的节距与大致相同的宽度，从而每 --个柱500被形成在导体400的顶部上。可以容许一定的不对准。柱 500可利用用于形成第一存储器级的柱300的相同技术而被图案化并 蚀刻。
0069电介质材料108被沉积在半导体柱500之上与之间，填充它 们之间的间隙。如同在第一存储器级那样，在柱500的顶部上的电介 质材料108被去除，暴露出由电介质材料108隔离开的柱300的顶部， 并留下大致平坦的平面。在这种平面化步骤之后，实施离子注入，形 成重掺杂P型顶部区116。 P型掺杂物/剂优选为浅注入的硼，注入能例 如是10keV，剂量为约3X1015/cm2。这一注入步骤实现了二极管502 的形成。最终结构在图5d中示出。在CMP步骤的过程中失去一定厚 度的硅，因此，最终的二极管502的高度比得上二极管302高度。
0070顶部导体600以与导体400相同的方式和相同的材料来形成， 导体400在第一存储器级与第二存储器级之间被共用。硅化物形成金 属的层220被沉积，随后是氮化钛层604和导电材料层，例如钨层606。 层606、 604与220被图案化并蚀刻成轨道形状的顶部导体600，该导 体600优选沿大致垂直于导体400并大致平行于导体200的方向延伸。
0071尽管当每一个存储器级被形成时可被退火，但是优选地，在 已经形成所有存储器级之后，单独的结晶退火被实施以便使二极管 302、 502以及在附加级上形成的那些二极管的半导体材料结晶，例如在750摄氏度下持续约60秒。得到的二极管一般将是多晶的。由于这 些二极管的半导体材料与具有良好的晶格匹配的硅化物或硅锗层接触
而结晶，二极管302、 502等的半导体材料将具有低缺陷与低电阻。0072在刚刚描述的实施例中，导体在存储器级之间被共用；即第 一存储器级的顶部导体400被用作第二存储器级的底部导体。在其他 实施例中，中间级电介质(未示出)被形成在图5c的第一存储器级上， 其表面被平坦化，且第二存储器级的结构始于这个平坦的中间级电介 质，并不共用导体。在所给的示例中，第一存储器级的二极管是下行 指向，其中P型硅在底部而N型在顶部，而第二存储器级的二极管被 翻转为上行指向，即N型硅在底部而P型在顶部。在共用导体的实施 例中，二极管类型优选是可替换的，即上行在一级而下行在另一级。 在不共用导体的实施例中，二极管可以全部为一种类型，或者上行指 向或者下行指向。术语"上行(upward)"与"下行(downward)"指 的是当二极管处于正向偏压时电流流动的方向。
0073在刚刚描述的实施例中，参考图5d，在第一存储器级中，碳 纳米管织物118被设置在二极管302与底部导体200之间；且，在第 二存储器级中，是在二极管502与底部导体400之间。在其他实施例 中，碳纳米管织物元件可被设置在垂直定向的二极管与顶部导体之间。
0074在一些实施例中，编程脉冲优选被施加以使二极管处于反向 偏压，这样可具有降低或消除穿过阵列中未选单元的泄漏的优点，如 同在Kumar等提交于2006年7月28日的题为"Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance"的11/496,986号美国专利申请中所述，该 专利申请为本发明的受让人所有并在此全文并入以作参考。
0075总而言之，己经描述的是在衬底上单片形成的第一存储器级， 该第一存储器级包括i)多个大致平行的、大致共面的第一底部导体； ii)多个转向元件；iii)多个第一级碳纳米管织物元件，以及iv)多个 大致平行、大致共面的第一顶部导体；以及v)多个第一级存储器单元， 其中每个第一级存储器单元包括串联布置在第一底部导体中的一个与 第一顶部导体中的一个之间的转向元件中的一个与第一级碳纳米管织物元件中的一个；以及b)在该第一存储器级上单片地形成的第二存储 器级。
0076单片三维存储器阵列是这样的结构，即在该单片三维存储器
阵列内多个存储器级被形成在单个衬底例如晶片上，而没有中间衬底。 形成一个存储器级的层直接被沉积或生长在现有的一级或多级的层 上。相反，堆叠的存储器已经通过在分离衬底上形成存储器级并将这
些存储器级在顶部彼此粘合而被制造，如同Leedy的题为"Three dimensional structure memory"的5,915,167号美国专利中所述。衬底可 以在键合之前被减薄或从存储器级上去除，但是由于存储器级一开始 被形成在分离衬底上，因此这样的存储器并不是真正的单片三维存储 器阵列。
0077在衬底上形成的单片三维存储器阵列包括在衬底上方第一高 度处形成的至少第一存储器级，以及在与第一高度不同的第二高度处 形成的第二存储器级。三、四、八或事实上任何数目的存储器级都可 以这种多级阵列的形式形成在衬底上。
0078Radigan等人于2006年5月31提交的题为"Conductive Hard Mask to Protect Patterned Features During Trench Etch"的11/444936号
美国专利申请中描述了形成相似阵列的替换方法，在该相似阵列中导 体是用镶嵌结构形成的，该专利申请被转让给本发明的受让人并在此 并入以作参考。Radigan等人的方法可被替换地用于形成根据本发明的 阵列。在Radigan等人的方法中，导电硬掩模被用于蚀刻在它们下方的 二极管。当将该硬掩模用于本发明时，在优选实施例中，硬掩模的底 层(其与二极管的硅接触)优选为钛、钴或其他前述硅化物形成金属 中的一种。然后，在退火期间，硅化物形成，提供前述的硅化物结晶 模板。
0079制造的详细方法已经在此说明，但是任何形成相同结构的其 他方法可被使用，而且结果仍落入本发明的范围内。
0080前面的详细说明仅仅只描述了本发明可采用的多种形式中的 少数几个。为此目的，此详细说明将仅用于图示说明而不是进行限定。 仅希望由随附的权利要求及其所有的等同物来限定本发明的范围。
权利要求
1.一种存储器单元，其包括第一导体；转向元件；碳纳米管织物；以及第二导体，其中所述转向元件与所述碳纳米管织物被布置成电串联在所述第一导体与所述第二导体之间，且其中整个所述存储器单元被形成在衬底上。
2. 根据权利要求1所述的存储器单元，其中所述衬底包括单晶硅。
3. 根据权利要求1所述的存储器单元，其中所述转向元件是结型二极管。
4. 根据权利要求3所述的存储器单元，其中所述二极管是P-I-N 二极管。
5. 根据权利要求4所述的存储器单元，其中所述二极管是垂直定 向的。
6. 根据权利要求5所述的存储器单元，其中所述第二导体在所述 第一导体上方，所述二极管与所述碳纳米管织物被设置在它们之间。
7. 根据权利要求6所述的存储器单元，其中所述碳纳米管织物被 设置在第一金属或金属元件与第二金属或金属元件之间，并且与所述 第一金属或金属元件及所述第二金属或金属元件永久接触。
8. 根据权利要求7所述的存储器单元，其中所述第一金属或金属 元件或所述第二金属或金属元件包括氮化钛、氮化钽或钨。
9. 根据权利要求7所述的存储器单元，其中所述第一金属或金属 元件在所述碳纳米管织物下方，且与所述碳纳米管织物永久接触，并 且所述第二金属或金属元件在所述碳纳米管织物上方，且与所述碳纳 米管织物永久接触。
10. 根据权利要求6所述的存储器单元，其进一歩包括设置在所述第二导体与所述二极管之间的硅化物层。
11. 根据权利要求io所述的存储器单元，其中所述硅化物层是硅化钛或硅化钴。
12. 根据权利要求11所述的存储器单元，其中所述第二导体包括底层，其中所述底层是钛或钴。
13. 根据权利要求6所述的存储器单元，其中所述碳纳米管织物被 设置在所述第一导体与所述二极管之间。
14. 根据权利要求4所述的存储器单元，其中所述二极管包括底部 重掺杂的N型区、中部本征或轻掺杂区以及顶部重摻杂的P型区。
15. 根据权利要求14所述的存储器单元，其中所述中部本征或轻 掺杂区包括一个硅-锗层。
16. 根据权利要求15所述的存储器单元，其中所述硅-锗层为至少 10at。/。的锗。
17. 根据权利要求1所述的存储器单元，其中所述转向元件是具有 形成在多晶半导体材料中的沟道区的薄膜晶体管。
18. 根据权利要求1所述的存储器单元，其中所述存储器单元的数 据状态被存储成所述碳纳米管织物的电阻率状态。
19. 一种单片三维存储器阵列，其包括(a) 单片地形成在衬底上方的第一存储器级，所述第一存储器级包括i) 多个大致平行的、大致共面的第一底部导体；ii) 多个转向元件；iii) 多个第一级碳纳米管织物元件，以及iv) 多个大致平行的、大致共面的第一顶部导体；以及v) 多个第一级存储器单元，其中每个第一级存储器单元包括被 布置成电串联在所述第一底部导体中的一个与所述第一顶部导体中的 一个之间的所述转向元件中的一个与所述第一级碳纳米管织物元件中 的一个；以及(b) 单片地形成在所述第一存储器级上方的第二存储器级。
20. 根据权利要求19所述的单片三维存储器阵列，其中所述衬底 包括单晶硅。
21. 根据权利要求19所述的单片三维存储器阵列，其中每个所述 转向元件是第一级结型二极管。
22. 根据权利要求21所述的单片三维存储器阵列，其中每个所述 转向元件是第一级P-I-N 二极管。
23. 根据权利要求22所述的单片三维存储器阵列，其中每个第一 级P-I-N 二极管是垂直定向的。
24. 根据权利要求23所述的单片三维存储器阵列，其中，在每个 第一级存储器单元内，所述第一顶部导体在所述第一底部导体上方。
25. 根据权利要求24所述的单片三维存储器阵列，其中每个第一级存储器单元还包括设置在所述第一顶部导体中的所述一个与所述第 --级P-I-N 二极管中的所述一个之间的硅化物层。
26. 根据权利要求25所述的单片三维存储器阵列，其中所述硅化物层是硅化钛或硅化钴。
27. 根据权利要求26所述的单片三维存储器阵列，其中每个所述 第一顶部导体包括底层，其中所述底层是钛或钴。
28. 根据权利要求24所述的单片三维存储器阵列，其中每个所述 碳纳米管织物元件被设置在所述第一底部导体中的一个与所述第一级 P-I-N 二极管中的一个之间。
29. 根据权利要求22所述的单片三维存储器阵列，其中每个所述 第一级P-I-N 二极管包括底部重惨杂的N型区、中部本征或轻掺杂区 以及顶部重掺杂的P型区。
30. 根据权利要求19所述的单片三维存储器阵列，其中所述第二 存储器级包括多个第二级存储器单元，每个第二级存储器单元包括第 二级P-I-N 二极管，每个第二级P-I-N 二极管包括底部重掺杂的P型区、 中部本征或轻掺杂区以及顶部重掺杂的N型区。
31. 根据权利要求30所述的单片三维存储器阵列，其中所述第二 存储器级还包括多个第二底部导体以及多个第二顶部导体，每个所述 第二级P-I-N 二极管被 设置在所述第二底部导体中的一个与所述第二 顶部导体中的一个之间，且其中所述第二存储器级的所述底部导体与 所述第一存储器级的所述顶部导体是共用的。
32. 根据权利要求22所述的单片三维存储器阵列，其中每个所述 第一级P-I-N 二极管包括底部重掺杂的P型区、中部本征或轻掺杂区以 及顶部重掺杂的N型区。
33. 根据权利要求32所述的单片三维存储器阵列，其中所述第二存储器级包括多个第二级存储器单元，每个第二级存储器单元包括第 二级P-I-N 二极管，每个第二级P-I-N 二极管包括底部重惨杂的N型区、中部本征或轻掺杂区以及顶部重掺杂的P型区。
34. 根据权利要求19所述的单片三维存储器阵列，其中每个所述 转向元件是薄膜晶体管。
35. —种用于对碳纳米管存储器单元进行编程的方法，其中所述存 储器单元包括第一导体、转向元件、碳纳米管织物以及第二导体，其 中所述转向元件与所述碳纳米管织物被布置成电串联在所述第一导体 与所述第二导体之间，且其中整个所述碳纳米管存储器单元被形成在衬底上方，所述碳纳米管织物具有第一电阻率，所述方法包括在所述第一导体与所述第二导体之间施加第一电置位脉冲，其中， 在施加所述第一电置位脉冲之后，所述碳纳米管织物具有第二电阻率， 所述第二电阻率小于所述第一电阻率。
36. 根据权利要求35所述的方法，其进一步包括，在施加所述第 一电置位脉冲之后，在所述转向元件与所述碳纳米管织物两端施加第 一电复位脉冲，其中，在施加所述第--电复位脉冲之后，所述碳纳米 管织物具有第三电阻率，所述第三电阻率大于所述第二电阻率。
37. 根据权利要求36所述的方法，其中所述碳纳米管存储器单元 的数据状态被存储成所述碳纳米管织物的所述第一电阻率状态、所述 第二电阻率状态或所述第三电阻率状态。
38. 根据权利要求35所述的方法，其中所述转向元件是二极管。
39. 根据权利要求38所述的方法，其中所述二极管是结型二极管。
40. 根据权利要求39所述的方法，其中所述二极管是垂直定向的 P-I-N二极管。
41. 根据权利要求40所述的方法，其中所述第一导体在所述衬底 上方，所述第二导体在所述第一导体上方，且所述二极管与所述碳纳米管织物被垂直地设置在所述第一导体与所述第二导体之间。
42. 根据权利要求41所述的方法，其中所述存储器单元还包括与 所述二极管接触的硅化物层。
43. 根据权利要求42所述的方法，其中所述硅化物层是硅化钛或 硅化钴。
44. 根据权利要求41所述的方法，其中所述碳纳米管织物被设置 在顶部电极与底部电极之间并与所述顶部电极及所述底部电极接触， 所述顶部电极直接处于所述碳纳米管织物上方，且所述底部电极直接 处于所述碳纳米管织物下方。
45. 根据权利要求36所述的方法，其进一步包括，在施加所述第 一电置位脉冲的步骤之后，以及在施加所述第一电复位脉冲的步骤之 前，在所述第一导体与所述第二导体之间施加读出电压，从而感测所 述存储器单元的第一数据状态。
46. 根据权利要求45所述的方法，其进一步包括，在施加所述第 一电复位脉冲的步骤之后，在所述第一导体与所述第二导体之间施加 读出电压，从而感测所述存储器单元的第二数据状态，其中所述第--数据状态与所述第二数据状态不同。
47. 根据权利要求37所述的方法，其中所述转向元件是薄膜晶体 管，所述薄膜晶体管具有形成在多晶半导体材料中的沟道层。
48. 根据权利要求35所述的方法，其中所述衬底包括单晶硅。
全文摘要
本发明公开一种可重写的非易失性存储器单元，其包括与碳纳米管织物串联的转向元件。该转向元件优选是二极管，但也可以是晶体管。所述碳纳米管织物在经受适当电脉冲时可逆地改变电阻率。碳纳米管织物的不同电阻率状态可被感测，且可对应于存储器单元的不同数据状态。这种存储器单元的第一存储器级可以在衬底上单片形成，第二存储器级在该第一存储器级上方单片形成，依此类推，形成堆叠存储器级的高密度单片三维存储器阵列。本发明还公开一种形成可重写的非易失性存储器单元的方法以及各种其他方面。
文档编号H01L27/24GK101681921SQ200880016582
公开日2010年3月24日 申请日期2008年3月26日 优先权日2007年3月27日
发明者R·E·逆伊尔莱因, S·B·赫纳 申请人:桑迪士克3D公司