Cmos半导体装置及其制造方法

专利名称：Cmos半导体装置及其制造方法
技术领域：
本发明涉及一种CMOS半导体装置及其制造方法，尤其涉及将high-k材料用于栅 极电极的CMOS半导体装置及其制造方法。
背景技术：
近年来，在CMOS半导体装置中，伴随着微细化，由SiON或SiO2构成的栅极绝缘层 薄膜化，因隧道现象穿过栅极绝缘层的漏电流成为问题。相对于此，将铪等high-k材料(高介电常数材料)用于栅极绝缘层，使栅极绝缘 层为固定的膜厚，防止发生漏电流。另外，在将high-k材料用于栅极电极的情况下，在与硅 栅极电极的界面发生费米能级的钉扎效应(Pinning)，因此，作为栅极电极材料，取代多晶 硅而使用镍硅化物等金属。例如，在将high-k材料用于栅极绝缘层的情况下，作为ρ沟道MOSFET的金属栅极 电极使用NiSi，作为η沟道MOSFET的金属栅极电极使用Ni2Si。专利文献1 日本特开2002-359295号公报

发明内容
发明所要解决的课题在CMOS半导体装置中，为了控制ρ沟道MOSFET和η沟道MOSFET的阈值电压，需 要以高精度控制栅极长度Lg。例如，在栅极长度Lg为20nm的情况下，所允许的栅极长度的 波动LWR(Line WidthRoughness 线宽度粗糙度)为5%左右，约为lnm。但是，不可能通过同一蚀刻工序、即通过使用一种蚀刻气体的一次蚀刻工序对如 NiSi和M2Si那样材料不同的栅极电极进行高精度加工，通常，电极的侧壁有时成为锥状。另一方面，在通过分别不同的蚀刻工序对材料不同的两个栅极电极进行加工的情 况下，在栅极长度Lg为20nm那样的微细结构中，不可能实现蚀刻掩模的掩模对准。因此，本发明的目的在于提供一种以高精度控制栅极长度的使用high-k材料的 CMOS半导体装置及其制造方法。 因此，本发明的CMOS半导体装置，包括η型MOSFET和ρ型M0SFET，其特征在于，η 型MOSFET的栅极电极具有由high-k材料构成的第一绝缘层和设置在第一绝缘层上并由金 属材料构成的第一金属层，P型MOSFET的栅极电极具有由high-k材料构成的第二绝缘层 和设置在第二绝缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由不同 的high-k材料构成，第一金属层和第二金属层由相同的金属材料构成。
另外，本发明提供一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型 MOSFET和ρ型M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ 型MOSFET形成区域的半导体基板的工序；在半导体基板上依次形成high-k材料层、第一盖 层、以及第一金属层的工序；将P型MOSFET形成区域以外的第一盖层以及第一金属层除去 的工序；在半导体基板上依次形成第二盖层以及第二金属层的工序；将η型MOSFET形成区域以外的第二金属层除去的工序；将第一金属层和第二金属层用作掩模，除去η型MOSFET 形成区域和P型MOSFET形成区域之间的第二盖层的工序；除去第一金属层和第二金属层的 工序；在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层 进行蚀刻，形成η型MOSFET和ρ型MOSFET的各栅极电极的栅极金属层的工序。在本发明的CMOS半导体装置中，能够以高精度对阈值电压进行控制。另外，在本发明的CMOS半导体装置的制造方法中，由于在同一蚀刻工序中形成η 型MOSFET和ρ型MOSFET的各栅极电极的栅极金属层，因此，能够以高精度对栅极电极进行 加工。


图1是本发明的实施方式1的CMOS半导体装置的剖视图。
图IA是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IB是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IC是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图ID是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IE是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IF是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IG是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IH是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图II是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IJ是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图IK是本发明的实施方式1的CMOS半导体装置的制造工序的剖视图。
图2A是本发明的实施方式2的CMOS半导体装置的制造工序的剖视图。
图2B是本发明的实施方式2的CMOS半导体装置的制造工序的剖视图。
图2C是本发明的实施方式2的CMOS半导体装置的制造工序的剖视图。
图3A是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3B是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3C是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3D是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3E是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3F是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3G是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图3H是本发明的实施方式3的CMOS半导体装置的制造工序的剖视图。
图4A是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。
图4B是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。
图4C是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。
图4D是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。
图4E是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。
图4F是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。
图4G是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。图4H是本发明的实施方式4的CMOS半导体装置的制造工序的剖视图。图5A是本发明的实施方式4的其他CMOS半导体装置的制造工序的剖视图。图5B是本发明的实施方式4的其他CMOS半导体装置的制造工序的剖视图。图5C是本发明的实施方式4的其他CMOS半导体装置的制造工序的剖视图。图6A是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6B是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6C是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6D是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6E是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6F是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6G是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图6H是本发明的实施方式5的CMOS半导体装置的制造工序的剖视图。图7A是本发明的实施方式6的CMOS半导体装置的制造工序的剖视图。图7B是本发明的实施方式6的CMOS半导体装置的制造工序的剖视图。图7C是本发明的实施方式6的CMOS半导体装置的制造工序的剖视图。图7D是本发明的实施方式6的CMOS半导体装置的制造工序的剖视图。图7E是本发明的实施方式6的CMOS半导体装置的制造工序的剖视图。图7F是本发明的实施方式6的CMOS半导体装置的制造工序的剖视图。图8是本实施方式7的CMOS半导体装置的栅极电极的结构图。图9是在本实施方式1 6中所说明的CMOS半导体装置的栅极电极的结构图。图10A是本实施方式8的CMOS半导体装置的制造工序的概略图。图10B是本实施方式8的CMOS半导体装置的制造工序的概略图。图11是本实施方式9的CMOS半导体装置的栅极电极的结构图。其中，附图标记说明如下1、11、21 绝缘层、12、22 盖层、13、14、23、24 金属层、10、20 栅极电极、100CM0S 半导 体装置、IOln型M0SFET、102p型M0SFET、105半导体基板、IlOn阱区域、120p阱区域、111、 121栅极/源极区域、130元件隔离层。
具体实施例方式下面，参照附图对本发明的优选实施方式进行说明。此外，在下面的说明中，适当 使用“上”、“下”、“左”、“右”以及包含这些用语的名称，但是，这些方向是为了使参照了附图 的发明的理解变得容易而使用的，将实施方式上下反转、或者向任意的方向旋转后的方式 当然也包含在本申请发明的技术范围内。实施方式1图1是用100表示整体的本实施方式1的CMOS半导体装置(互补型半导体装置) 的剖视图。CMOS 半导体装置 100 包括 η 型 M0SFET101 和 ρ 型 M0SFET102。CMOS半导体装置100包括由例如硅构成的半导体基板105。在半导体基板100上设置有η型阱区域110和ρ型阱区域120。η型阱区域110和ρ型阱区域120之间被例如 由氧化硅构成的层间绝缘层130绝缘。在η型阱区域110设置有源极/漏极区域111。在被源极/漏极区域111夹持 的沟道区域上设置有栅极电极10。栅极电极10包括栅极绝缘层11、盖层12、在其上设 置的栅极金属层13、14。栅极绝缘层11例如由如HfLaO或HfMgO那样的High-k材料构 成，盖层12例如由MgO或LaO构成。另外，栅极金属层13由耐热性高的中间带隙材料 (mid-gapmaterial)、例如 TiN, TaN, TaSiN, NiSi、PtSi、或者 CoSi2 构成，栅极金属层 14 例 如由低电阻材料的W构成。另一方面，在ρ型阱区域120设置有源极/漏极区域121。在被源极/漏极区域 121夹持的沟道区域上设置有栅极电极20。栅极电极20包括栅极绝缘层21、盖层22、在其 上设置的栅极金属层23、24。栅极绝缘层21例如由如HfAlO那样的High_k材料构成，盖层 22例如由AlO构成。另外，栅极金属层23、24由与η型M0SFET101的栅极金属层13、14相 同的金属材料构成。在这样的CMOS半导体装置100中，能够以高精度对栅极电极进行加工，并且，能够 容易且正确地对阈值电压进行控制。栅极长度Lg的波动LWR能够为5%以下。作为CMOS半导体装置100的具体的栅极结构，例如为，η 型 MOSFET :W/TiN/MgO (或 LaO) /HfSiON/Si 基板；ρ 型 MOSFET :W/TiN/A10/HfSi0N/Si 基板。参照图IA 图1K，对本实施方式1的CMOS半导体装置100的制造方法进行说明。 图中，与图1相同的附图标记表示相同或者相当的部分，该制造方法包括下面的工序1 工序9。工序1 如图IA所示，准备由硅构成的半导体基板105。如图IA所记载那样，左侧 为η型M0SFET101的形成区域，右侧为ρ型M0SFET102的形成区域。此外，在图IB以后的 图中，省略半导体基板105。接着，在半导体基板105上形成膜厚为Inm以下的硅氧化膜(未图示)，然后，在其 上形成绝缘层1。绝缘层1例如由如HfSiON那样的High-k(高介电常数)材料构成。绝缘 层1通过ALD法、MOCVD法、或者溅射法形成。根据需要，也可以在形成工序的途中或者最 后进行氮化处理或热处理。在绝缘层1上形成由Al2O3构成的盖层22。盖层22的膜厚约为lnm，通过ALD法、 MOCVD法、溅射法等制作。根据需要也可以进行热处理工序。在盖层22上形成膜厚为IOnm左右的第一 TiN层31，接着，形成膜厚为IOnm左右 的SiN层33。这些的形成使用例如溅射法或CVD法进行。工序2 如图IB所示，通过例如将光致抗蚀剂(未图示)用作蚀刻掩模的干蚀刻， 除去nMOSFET形成区域的SiN层33。接着，除去抗蚀剂掩模，将SiN层33用作蚀刻掩模，通 过使用了 H2O2的湿蚀刻除去第一 TiN层31、盖层22。在该工序中绝缘层1几乎没有受到损 伤。接着，使用例如ALD法、MOCVD法、溅射法形成由MgO或者LaO构成的盖层12。盖 层12的膜厚为Inm左右，但是，不一定需要是与pMOSFET形成区域的盖层22相同的膜厚。此外，在盖层12、22上也可以进一步形成HfO层。在该情况下，在η型MOSFET中，栅极绝缘层为HfO/MgO/HfSiON，在ρ型MOSFET中，栅极绝缘层为Hf0/A10/HfSi0N。工序3 如图IC所示，例如使用溅射法或CVD法，形成膜厚为IOnm左右的第二 TiN
层32ο此外，第一、第二 TiN层31、32是在制造工序中所需的、但在最终产品中不残留的 层。因此，优选是能够容易形成、选择比高且容易除去的材料。例如，除了 TiN之外，也可以 使用多晶Si。工序4 如图ID所示，通过例如溅射法或CVD法形成膜厚为IOnm左右的SiN层34。 接着，在nMOSFET形成区域形成抗蚀剂掩模36。工序5 如图IE所示，将抗蚀剂掩模36用作蚀刻掩模，有选择地对SiN层34进行 蚀刻。蚀刻在第二 TiN层32上停止。工序6 如图IF所示，通过等离子体灰化等有选择地除去抗蚀剂掩模36。工序7 如图IG所示，将SiN层34用作蚀刻掩模，有选择地除去第二 TiN层32。工序8 如图IH所示，使用湿蚀刻除去SiN层33、34、以及露出的盖层12。工序9 如图II所示，通过例如使用了 H2O2的湿蚀刻有选择地除去第一、第二 TiN 层 31、32 ο工序10 如图IJ所示，使用例如溅射法形成由耐热性高的中间带隙材料构成的膜 厚为30nm以下的TaN层3。作为中间带隙材料，也可以取代TaN而使用TiN。接着，在TaN层3上使用例如溅射法形成低电阻的钨层4。膜厚为例如50nm。工序11 最后，如图IK所示，将由例如SiN构成的硬掩模(未图示)用作蚀刻掩 模，对钨层4、TiN层3、盖层12、22、以及绝缘层1进行蚀刻，形成η型MOSFET的栅极电极 10、ρ型MOSFET的栅极电极20。通过上面的工序，形成如图IK所示那样的CMOS半导体装置100。此外，虽然在此没有言及，但是，阱区域、层间绝缘层、源极/漏极区域的形成以与 以往的CMOS半导体装置的制造工序同样的工序来进行。如以上所述，在本实施方式1的CMOS半导体装置100的制造工序中，nMOSFET和 pMOSFET的栅极电极的金属层(在此为钨层4和TaN层)由同一材料形成，因此，能够以相 同的蚀刻工序(在此为工序11)进行蚀刻。因此，例如栅极长度为20nm左右的微细的栅极 电极的蚀刻也能够高精度地进行。S卩，在本实施方式1的制造方法中，η型MOSFET和ρ型MOSFET用的栅极金属层的 材料相同，相比同时蚀刻不同的材料，控制性提高。例如，当栅极金属层的材料相互不同时，蚀刻形状不同或者与下层的绝缘层 (High-k材料)的选择比变低。当蚀刻形状不同时，在η型MOSFET和ρ型MOSFET之间，栅 极长度或沟道长度不同。另外，当选择比变低时，半导体基板1也被蚀刻。另外，由于将最终形成栅极电极的金属直接形成在HfSiON等High-k材料(绝缘 层)上，所以，在蚀刻工序中，不存在STI等元件隔离区域的一部分被蚀刻的情况。因此，能 够得到良好的元件隔离特性。实施方式2在图2A 图2C中示出本实施方式2的CMOS半导体装置的制造方法。在该制造方法中，进行与实施方式1所示的图IA 图IF同样的工序，得到图2A的结构。接着，如图2B所示，通过将SiN层34用作蚀刻掩模的选择蚀刻，对第二 TiN层32 和盖层12进行蚀刻。接着，使用例如CVD法或溅射法，在整个面上形成钨层4。接着，如图2C所示，将例如由SiN构成的硬掩模(未图示)用作蚀刻掩模，对钨层 4、TiN层31、33进行蚀刻，形成η型MOSFET以及ρ型MOSFET的栅极电极。在以上的工序中，形成如图2C所示那样的CMOS半导体装置150。实施方式3图3A 图3H中示出本实施方式3的CMOS半导体装置的制造方法。该制造方法 包括下面的工序1 8。本制造方法为在实施方式1的图IA IK所示的制造方法中没有 形成SiN层33、34的方法。图中，与图IA IK相同的附图标记表示相同或者相当的部分。工序1 如图3A所示，在半导体基板105(图3B以后的图中省略)上制作由例如 HfSiON构成的绝缘层1、盖层12、22、TiN层31、32。在这些层的制作中，除了 SiN层33的 形成工序之外，以与图IA IC记载的工序大致相同的工序制作。工序2 如图3B所示，在nMOSFET形成区域形成光致抗蚀剂的抗蚀剂掩模36。工序3 如图3C所示，将抗蚀剂掩模36用作蚀刻掩模，通过使用了例如H2O2的湿 蚀刻，有选择地除去TiN层32。工序4 如图3D所示，通过灰化法除去抗蚀剂掩模36。在该工序中，盖层12的表 面暴露在灰化环境中。工序5 如图3E所示，使用将TiN层31、32作为蚀刻掩模的湿蚀刻，除去绝缘层1 之上的盖层12。工序6 如图3F所示，有选择地除去TiN层31、32。工序7 如图3G所示，使用例如溅射法形成膜厚为30nm以下的TaN层3。也可以 取代TaN而使用TiN。接着，在TaN层3上，使用例如溅射法形成低电阻的钨层4。膜厚例 如为50nm。工序8 最后，如图3H所示，将例如由SiN构成的硬掩模(未图示)用作蚀刻掩模， 对钨层4、TaN层3、盖层12、22进行蚀刻，形成η型MOSFET的栅极电极10、ρ型MOSFET的 栅极电极20。在该制造方法中，由于没有形成SiN层，所以，能够使制造工序简化。另一方面，在 工序4(图3D)中，盖层12的表面被暴露在灰化环境中。因此，该制造方法优选在灰化工序 不对器件特性造成影响的情况下使用。实施方式4图4Α 图4Η中示出本实施方式4的CMOS半导体装置的制造方法。该制造方法 包括以下的工序1 8。图中，与图IA IK相同的附图标记表示相同或者相当的部分。工序1 如图4A所示，在半导体基板(未图示)上形成例如由HfSiON构成的绝缘 层1后，通过CVD法等形成非晶硅层40。工序2:如图4B所示，在η型MOSFET形成区域形成光致抗蚀剂层51。接着，通过 将光致抗蚀剂层51用作注入掩模的离子注入，在ρ型MOSFET形成区域的非晶硅层40中注 AAl离子41。
工序3 如图4C所示，除去光致抗蚀剂层51后，取而代之，在ρ型MOSFET形成区 域形成光致抗蚀剂层52。接着，通过将光致抗蚀剂层52用作注入掩模的离子注入，在η型 MOSFET形成区域的非晶硅层40中注入Mg离子42。工序4 如图4D所示，除去光致抗蚀剂层52。在非晶硅层40的η型MOSFET形成 区域中注入Mg离子，另一方面，在ρ型MOSFET形成区域中注入Al离子。工序5 如图4Ε所示，进行热处理，使Mg以及Al偏析到非晶硅层40的上部以及 下部。使用例如RTA法，在处理温度为600°C、处理时间为30秒的条件下进行热处理。其结 果是，如图4E所示，在η型MOSFET形成区域的非晶硅层40的上下形成Mg偏析层45、46，在 P型MOSFET形成区域的非晶硅层40的上下形成Al偏析层43、44。工序6 如图4F所示，通过使用了例如KOH水溶液的湿蚀刻，除去Mg偏析层46、Al 偏析层44、以及非晶硅层40。工序7 如图4G所示，通过使用了氧等离子体的等离子体氧化，对Mg偏析层45、Α1 偏析层43进行氧化，形成由MgO构成的盖层12、由AlO构成的盖层22。工序8 如图4Η所示，依次形成TiN层3、钨层4。最后，以与实施方式1的工序11 (图1Κ)同样的工序，对TiN层3、钨层4同时进行 蚀刻，进而，对盖层12、22、绝缘层1进行蚀刻，形成栅极电极。图5Α 图5C是本实施方式4的其他CMOS半导体装置的制造方法。在该制造方法中，在进行上述工序5(图4E)后，仅对非晶硅层40之上的Mg偏析 层46以及Al偏析层44进行蚀刻，使非晶硅层40残留。接着，如图5B所示，例如使用抗蚀剂掩模(未图示)同时对η型MOSFET形成区域 以及ρ型MOSFET形成区域的非晶硅层40进行蚀刻。进而，对Mg偏析层44、Al偏析层43 以及绝缘层1进行蚀刻，形成栅极电极。最后，使用FUSI栅极制作工序，使非晶硅和镍进行反应，形成由NiSi构成的栅极 金属48。这样，在本实施方式4的制造方法中，对非晶硅层进行蚀刻，将η型MOSFET形成区 域和ρ型MOSFET形成区域的栅极电极同时形成，所以，能够进行高精度的加工。实施方式5图6Α 图6Η示出本实施方式5的CMOS半导体装置的制造方法。该制造方法包 括下面的工序1 8。图中，与图IA IK相同的附图标记表示相同或相当的部分。工序1 如图6A所示，在半导体基板(未图示)上形成例如由HfSiON构成的绝缘 层1后，通过CVD法等形成非晶硅层60。工序2 如图6B所示，在η型MOSFET形成区域形成TEOS(或SiN)层55。接着，通 过溅射法或CVD法，形成Al层43、非晶硅层61。工序3 如图6C所示，进行热处理，使Al扩散，在多晶硅层63的表面以及绝缘层1 之上形成Al层43。此外，在热处理工序中，非晶硅层61成为多晶硅层63。工序4 如图6D所示，除去多晶硅层63、Al层43，仅在ρ型MOSFET形成区域的绝 缘层1之上残留Al层43。工序5:如图6Ε所示，除去TEOS层55。接着，在ρ型MOSFET形成区域形成TEOS 层56。接着，通过溅射法或CVD法，形成Mg层44、非晶硅层64。
工序6 如图6F所示，进行热处理，使Mg扩散，在多晶硅层65的表面以及绝缘层1 之上形成Mg层44。此外，在热处理工序中，非晶硅层64成为多晶硅层65。工序7:如图6G所示，除去多晶硅62之上的所有的层。由此，绝缘层1、在绝缘层 1的η型MOSFET形成区域所形成的Mg层44、在绝缘层1的ρ型MOSFET形成区域所形成的 Al层43残留。进而，进行使用了氧等离子体的等离子体氧化，形成由MgO构成的盖层12、 由AlO构成的盖层22。工序8 如图6Η所示，依次形成TiN层3、钨层4。最后，以与实施方式1的工序11 (图1Κ)同样的工序，同时蚀刻TiN层3、钨层4， 进而，对盖层12、22、绝缘层1进行蚀刻，形成栅极电极。 这样，在本实施方式5的制造方法中，同时形成η型MOSFET形成区域和ρ型MOSFET 形成区域的栅极电极，因此能够进行高精度的加工。实施方式6在图7Α 图7F中示出本实施方式6的CMOS半导体装置的制造方法。该制造方 法包括下面的工序1 6。图中，与图IA IK相同的附图标记表示相同或者相当的部分。工序1 如图7A所示，在例如由硅构成的半导体基板(未图示)上层叠HfSiON等 电介质、多晶硅。接着，同时对这些进行蚀刻，在η型MOSFET形成区域和ρ型MOSFET形成 区域分别制作由绝缘层1和多晶硅层70构成的栅极电极。由于双方的栅极电极的栅极金属都由多晶硅70构成，所以，能够通过一次蚀刻进 行高精度的加工。例如，栅极电极的栅极长度为20 μ m左右。工序2 如图7B所示，使用例如CVD法在整个面上形成氧化硅层。接着，使用CMP 法使上表面平坦化，形成层间绝缘层71。工序3 如图7C所示，在ρ型MOSFET形成区域形成掩模72 (在图7C中未示出)， 有选择地除去η型MOSFET形成区域的多晶硅70。工序4 如图7D所示，从掩模72之上开始依次形成由例如MgO构成的盖层73、 TaSiN层74、钨层75。关于这些层的形成，例如通过ALD法、MOCVD法等来形成。工序5 如图7Ε所示，从上部开始对盖层73、TaSiN层74、钨层75进行蚀刻。接 着，在η型MOSFET上形成掩模(未图示)，有选择地蚀刻ρ型MOSFET的多晶硅70。接着， 形成由AlO构成的盖层76、Pt层77、钨层75。工序6 如图7F所示，使用CMP法进行平坦化后，除去层间绝缘层71，在η型 MOSFET形成区域和ρ型MOSFET形成区域，形成栅极电极(取代栅极(!^placement gate))。使用上述制造方法，由此，作为栅极金属材料也能够选择耐热性低的金属材料，材 料选择的范围变宽。另外，在仅选择high-k材料而阈值电压的控制不充分的情况下，选择栅极金属的 材料，能够调整阈值电压。实施方式7在上述实施方式1 6中，如图9所示，在η型MOSFET的栅极电极和ρ型MOSFET 的栅极电极中，作为绝缘层使用例如由HfSiON构成的通用High-k材料，作为盖层使用例如 由LaO或MgO构成的η盖(nCap)和例如由AlO构成的ρ盖(pCap)那样不同的材料。由此， 对阈值电压进行正确的控制。
另外，形成在盖层上的金属层(Metal)在双方的栅极电极中为同一材料。相对于此，在η型MOSFET和ρ型MOSFET双方的栅极电极中，可以仅使金属层 (Metal)相同，而使绝缘层不同(nHigh-k和pHigh-k)。例如，即使制作成图9那样的结构，通过制造工序的热处理等，由通用High-k构成 的绝缘层和其上的盖层也发生反应，存在最终的结构也为如图8那样的结构的情况。具体地说，栅极电极为如下的堆叠结构，η 型 MOSFET :W/TiN/HfMgO/Si 基板；ρ 型 MOSFET :W/TiN/HfA10/Si 基板。与图9的结构不同之处在于，栅极绝缘层为二层结构或一层结构。另外，作为其他具体例，栅极电极也可以如以下那样使盖层为二层结构，η 型 MOSFET :W/TiN/Mg0/A10/HfSi0N/Si 基板；ρ 型 MOSFET :W/TiN/A10/Mg0/HfSi0N/Si 基板。也能够更换AlO和MgO的上下位置。另外，也可以仅在η型MOSFET或者ρ型MOSFET中任一个上插入追加的盖层。在 该情况下，栅极电极例如为如下的堆叠结构，η 型 MOSFET :W/TiN/MgO/HfSiON/Si 基板；ρ 型 MOSFET :W/TiN//HfSiON/Si 基板。另外，也可以如η 型 MOSFET W/TiN/Hf Si0N/Mg0/SiO2 (SiON) /Si 基板；ρ 型 MOSFET :W/TiN/HfSi0N/A10/Si02 (SiON) /Si 基板那样，在 Si 基板上设置 SiO 或SiON，在其上设置盖层，进而，在其上设置由HfSiON等high-k材料构成的绝缘层。这样，使绝缘层和盖层的上下关系反过来，由此，能够将由MgO或AlO构成的盖层 配置在接近Si基板的位置。其结果是，能够更容易地对阈值电压进行控制。实施方式8如图IOA所示，在栅极金属都为多晶硅的状态下，在对栅极电极进行蚀刻后，使多 晶硅与M或Pt反应，最终结构可以变为如图IOB所示那样的结构。S卩，本发明的特征在于，在栅极电极的蚀刻工序中，若η型MOSFET和ρ型MOSFET 双方的栅极电极的栅极金属相同，则这些栅极电极能够通过一次蚀刻工序同时形成，能够 非常高精度地进行蚀刻加工。因此，如图10Α、图IOB所示，在对栅极金属进行蚀刻后，η型MOSFET和ρ型MOSFET 的栅极金属的材料也可以不同。具体地说，例如，栅极电极的蚀刻时的堆叠为，η 型 MOSFET :Poly-Si/MgO/HfSiO/Si 基板；ρ 型 MOSFET :Poly-Si/A10/HfSi0/Si 基板，最终结构的堆叠为，η 型 MOSFET FUSI/Ni Si/MgO/Hf Si0/Si 基板；ρ 型 MOSFET :FUSI-PtSi/A10/HfSi0/Si 基板。此外，在本实施方式中，主要对栅极电极结构进行了叙述，但是，源极/漏极等其 他结构与图1所示的CMOS半导体装置100相同。另外，根据需要，也可以形成HALO层或延伸层。实施方式9图11是本实施方式9的CMOS半导体装置的概略图。在该CM0SFET中，作为η型CM0SFET的栅极电极采用如下三种结构η 型 M0SFET1 Po 1 y-SI/TiN/LaO/Hf Si0/Si 基板；η 型 M0SFET2 :Poly-SI/TiN/HfSiO/Si 基板；η 型 M0SFET3 :Poly-SI/TiN/A10/HfSi0/Si 基板。此外，在图11中，在Si基板的表面也记载了 SiO2膜，但是，也可以没有。在η型M0SFET1 3中，与栅极绝缘层仅为SiO2的结构比较，阈值电压(Vth)漂 移 +0. 2V (M0SFET1)、+0. 5V (M0SFET2)、+0. 8V (M0SFET3)。另一方面，作为ρ型CM0SFET的栅极电极采用如下三种结构ρ 型 M0SFET1 Po 1 y-S I /T i N/LaO/Hf S i 0/S i 基板；ρ 型 M0SFET2 :Poly-SI/TiN/HfSiO/Si 基板；ρ 型 M0SFET3 :Poly-SI/TiN/A10/HfSi0/Si 基板。在ρ型M0SFET1 3中，与栅极绝缘层仅为SiO2的结构比较，阈值电压(Vth)漂 移-0. 2V (M0SFET1)、-0. 5V (M0SFET2)、-0. 8V (M0SFET3)。这些栅极电极中，由于栅极金属材料都相同，所以，能够通过一次蚀刻工序制作， 能够做成加工精度高的栅极电极。另外，作为η型、ρ型M0SFET，能够分别形成三种阈值电压的漂移量不同的栅极电 极。因此，在这些中组合6种栅极电极，由此，能够制作包含阈值电压不同的多个MOSFET的 集成型CMOS半导体装置。
权利要求
一种CMOS半导体装置，包括n型MOSFET和p型MOSFET，其特征在于，n型MOSFET的栅极电极具有由high-k材料构成的第一绝缘层和设置在第一绝缘层上并由金属材料构成的第一金属层，p型MOSFET的栅极电极具有由high-k材料构成的第二绝缘层和设置在第二绝缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由不同的high-k材料构成，第一金属层和第二金属层由相同的金属材料构成。
2.如权利要求1所述的CMOS半导体装置，其特征在于，第一绝缘层由包含第二绝缘层中所不包含的元素的high-k材料构成，第二绝缘层由 包含第一绝缘层中所不包含的元素的high-k材料构成。
3.如权利要求1或2所述的CMOS半导体装置，其特征在于，第一绝缘层以及第二绝缘层由彼此仅一种元素不同且其他元素相同、并且包含三种以 上元素的high-k材料构成。
4.如权利要求1 3中任一项所述的CMOS半导体装置，其特征在于，第一绝缘层由HfLaO或HfMgO构成，第二绝缘层由HfAlO构成。
5.一种CMOS半导体装置，包括η型MOSFET和ρ型M0SFET，其特征在于，η型MOSFET的栅极电极具有包含high-k材料与盖材料的第一绝缘层和设置在第一绝 缘层上并由金属材料构成的第一金属层，P型MOSFET的栅极电极具有包含high-k材料与盖材料的第二绝缘层和设置在第二绝 缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由相同的high-k材料和彼此不同的盖材料构成，第一金属 层和第二金属层由相同的金属材料构成。
6.如权利要求5所述的CMOS半导体装置，其特征在于，第一绝缘层由在半导体基板的表面形成的通用的high-k材料层和在其上形成的第一 盖材料层构成，第二绝缘层由在半导体基板的表面形成的通用的high-k材料层和在其上 形成的第二盖材料层构成，第一盖材料层或第二盖材料层覆盖η型MOSFET的栅极电极和ρ 型MOSFET的栅极电极之间的半导体基板。
7.如权利要求5或6所述的CMOS半导体装置，其特征在于，第一绝缘层包括由Hf02、HfSi0或其氮化物构成的high-k材料层和由LaO或MgO构成 的盖材料层，第二绝缘层包括由Hf02、HfSi0或其氮化物构成的high-k材料层和由AlO构成的盖材料层。
8.如权利要求1 7中任一项所述的CMOS半导体装置，其特征在于，第一金属层和第二金属层由从由TiN、TaN, TaSiN, NiSi, PtSi、以及CoSi2构成的组中 所选择的一种材料构成。
9.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序；在半导体基板上依次形成high-k材料层、第一盖层、以及第一金属层的工序；将ρ型MOSFET形成区域以外的第一盖层以及第一金属层除去的工序； 在半导体基板上依次形成第二盖层以及第二金属层的工序； 将η型MOSFET形成区域以外的第二金属层除去的工序；将第一金属层和第二金属层用作掩模，将η型MOSFET形成区域和ρ型MOSFET形成区 域之间的第二盖层除去的工序；将第一金属层和第二金属层除去的工序； 在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层进行蚀刻，形成η型MOSFET和ρ型MOSFET的各 栅极电极的栅极金属层的工序。
10.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序； 在半导体基板上依次形成high-k材料层、第一盖层、第一金属层、以及第一硅绝缘层 的工序；将ρ型MOSFET形成区域以外的第一盖层、第一金属层、以及第一硅绝缘层除去的工序；在半导体基板上依次形成第二盖层、第二金属层以及第二硅绝缘层的工序； 将η型MOSFET形成区域以外的第二金属层、第二硅绝缘层除去的工序； 将第一硅绝缘层和第二硅绝缘层用作掩模，将η型MOSFET形成区域和ρ型MOSFET形 成区域之间的第二盖层除去的工序；除去第一硅绝缘层和第二硅绝缘层的工序； 除去第一金属层和第二金属层的工序； 在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层进行蚀刻，形成η型MOSFET和ρ型MOSFET的各 栅极电极的栅极金属层的工序。
11.如权利要求9或10所述的CMOS半导体装置的制造方法，其特征在于， 栅极金属材料层是中间带隙材料层和低电阻材料层的层叠结构。
12.如权利要求11所述的CMOS半导体装置的制造方法，其特征在于， 中间带隙材料由TiN构成，低电阻材料由W构成。
13.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序； 在半导体基板上依次形成high-k材料层、第一盖层、第一金属层、以及第一硅绝缘层 的工序；将ρ型MOSFET形成区域以外的第一盖层、第一金属层、以及第一硅绝缘层除去的工序；在半导体基板上依次形成第二盖层、第二金属层、以及第二硅绝缘层的工序； 将η型MOSFET形成区域以外的第二金属层、第二硅绝缘层除去的工序； 将在第一金属层和第一硅绝缘层的侧壁或上表面形成的第二盖层除去的工序；除去第一硅绝缘层和第二硅绝缘层的工序； 除去第一金属层和第二金属层的工序； 在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层进行蚀刻，形成η型MOSFET和ρ型MOSFET的各 栅极电极的栅极金属层的工序。
14.如权利要求9 13中任一项所述的CMOS半导体装置的制造方法，其特征在于， 第一金属层以及第二金属层由从由TiN、TaN, TaSiN, NiSi, PtSi、以及CoSi2构成的组中所选择的一种材料构成。
15.如权利要求10 13中任一项所述的CMOS半导体装置的制造方法，其特征在于， 第一硅绝缘层以及第二硅绝缘层由氮化硅构成。
16.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序； 在半导体基板上形成high-k材料层以及非晶硅层的工序； 在ρ型MOSFET形成区域的非晶硅中注入第一金属离子的工序； 在η型MOSFET形成区域的非晶硅中注入第二金属离子的工序； 进行热处理，使第一金属的第一偏析层和第二金属的第二偏析层偏析到high-k材料 层和非晶硅层的边界的工序； 除去非晶硅层的工序；对第一偏析层和第二偏析层进行氧化，成为第一盖层和第二盖层的工序； 在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层进行蚀刻，形成η型MOSFET和ρ型MOSFET的各 栅极电极的栅极金属层的工序。
17.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序； 在半导体基板上形成high-k材料层以及硅层的工序； 在ρ型MOSFET形成区域的硅层上堆积第一金属的工序；进行热处理，使第一金属的第一偏析层偏析到high-k材料层和硅层的边界的工序； 在η型MOSFET形成区域的硅层上形成第二金属的堆积层的工序； 进行热处理，使第二金属的第二偏析层偏析到high-k材料层和硅层的边界的工序； 除去硅层的工序；对第一偏析层和第二偏析层进行氧化，成为第一盖层和第二盖层的工序； 在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层进行蚀刻，形成η型MOSFET和ρ型MOSFET的各 栅极电极的栅极金属层的工序。
18.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序；在半导体基板上形成high-k材料层的工序；在η型MOSFET形成区域形成第一盖金属层，在ρ型MOSFET形成区域形成第二盖金属 层的工序；在半导体基板上形成多晶硅层的工序；在同一蚀刻工序中对多晶硅层进行蚀刻，在η型MOSFET形成区域和ρ型MOSFET形成 区域分别形成多晶硅栅极层的工序；使η型MOSFET形成区域和ρ型MOSFET形成区域的多晶硅栅极层成为材料不同的硅氧 化物金属栅极层的工序。
19. 一种CMOS半导体装置的制造方法，该CMOS半导体装置包括η型MOSFET和ρ型 M0SFET，其特征在于，该制造方法包括准备规定了 η型MOSFET形成区域和ρ型MOSFET形成区域的半导体基板的工序； 在半导体基板上形成high-k材料层和多晶硅层的工序；在同一蚀刻工序中至少对多晶硅层进行蚀刻，在η型MOSFET形成区域和ρ型MOSFET 形成区域分别形成多晶硅栅极层的工序；在半导体基板上以覆盖多晶硅栅极层的方式形成绝缘层，减小绝缘层的膜厚，形成使 多晶硅栅极层的上部露出的层间绝缘层的工序；除去η型MOSFET形成区域的多晶硅栅极，代替该多晶硅栅极，形成第一盖层和栅极金 属层的工序；除去ρ型MOSFET形成区域的多晶硅栅极，代替该多晶硅栅极，形成第二盖层和栅极金属层的工序。
全文摘要
本发明涉及CMOS半导体装置及其制造方法。本发明的CMOS半导体装置包括n型MOSFET和p型MOSFET，n型MOSFET的栅极电极具有由high-k材料构成的第一绝缘层和设置在第一绝缘层上并由金属材料构成的第一金属层，p型MOSFET的栅极电极具有由high-k材料构成的第二绝缘层和设置在第二绝缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由不同的high-k材料构成，第一金属层和第二金属层由相同的金属材料构成。
文档编号H01L27/092GK101884101SQ20088011900
公开日2010年11月10日 申请日期2008年11月26日 优先权日2007年12月3日
发明者三濑信行, 荣森贵尚 申请人:瑞萨电子株式会社