专利名称：半导体装置及制作具有金属栅极堆叠的半导体装置的方法
技术领域：
本发明涉及半导体装置及其制造方法，特别涉及一种具有金属栅极堆叠的半导体
装置及其制造方法。
背景技术：
当半导体装置例如场效应晶体管(FET)通过各种技术节点微縮化时，高介电常数 (high-k)介电材料和金属已被采用以形成栅极堆叠。然而，上述高介电常数介电材料和金 属栅极堆叠应用于P-型场效应晶体管(PFET)遭受到高起始电压的问题。因此，业界亟需 半导体装置及其制造方法以解决上述问题。
发明内容
为了解决现有技术存在的上述问题，本发明的实施例提供一种制作具有金属栅极 堆叠的半导体装置的方法，包括形成一浅沟槽隔离(STI)构造于一硅基底中，定义一第一 有源区域配置供一P-型场效应晶体管(PFET)及一第二有源区域配置供一N-型场效应晶 体管(NFET);在该硅基底上形成一硬掩模，其具有一开口以露出在该第一有源区域内的该 硅基底；通过该硬掩模的开口蚀刻该硅基底以形成一凹陷区在该第一有源区域内的该硅基 底中；成长一硅锗(SiGe)层于该凹陷区中使得在该第一有源区域内该硅锗层的顶表面与 在该第二有源区域内该硅基底的顶表面实质上为共平面；形成金属栅极材料层于该硅基底 和该硅锗层上；图案化所述金属栅极材料层以形成一金属栅极堆叠于该第一有源区域内的 该硅锗层上；以及形成一eSiGe源极/漏极应力子(stressor)分布于该第一有源区域内的 该硅锗层和该硅基底上。 本发明的实施例另提供一种制作具有金属栅极堆叠的半导体装置的方法，包括 形成一浅沟槽隔离(STI)构造于一硅基底中，定义一第一有源区域配置供一第一P-型场效 应晶体管(PFET)，一第二有源区域配置供一N-型场效应晶体管(NFET)，及一第三有源区域 配置供一第二 P-型场效应晶体管(PFET)，其中该第三有源区域具有一第一尺寸小于该第 一有源区域的第二尺寸；在该硅基底上形成一硬掩模，其具有一开口以露出在该第一有源 区域内的该硅基底；通过该硬掩模的开口蚀刻该硅基底以形成一凹陷区在该第一有源区域 内的该硅基底中；成长一硅锗(SiGe)层于该凹陷区中使得在该第一有源区域内该硅锗层 的顶表面与在该第二和第三有源区域内该硅基底的顶表面实质上为共平面；形成金属栅极 材料层于该硅基底和该硅锗层上；图案化所述金属栅极材料层以形成一第一金属栅极堆叠 于该第一有源区域内的该硅锗层上和一第二金属栅极堆叠于该第三有源区域内的该硅基 底上；以及形成第一源极/漏极构造分布于该第一有源区域内的该硅锗层和该硅基底中和 第二源极/漏极构造分布于该第三有源区域内的该硅基底中。 本发明的实施例又提供一半导体装置。上述半导体装置包括一硅基底具有一第 一有源区域和一第二有源区域；一硅锗(SiGe)构造于该第一有源区域内该硅基底上，在该 第一有源区域内该硅锗层的顶表面与在该第二有源区域内该硅基底的顶表面实质上为共平面；一 P-型场效应晶体管(PFET)形成于该第一有源区域中，包括第一源极/漏极构造分布于该硅锗构造和该硅基底中；一第一沟道于该硅锗构造中，设置于所述第一源极/漏极构造之间；以及一第一金属栅极堆叠设置于该硅锗构造上且位于该第一沟道之上；以及一N-型场效应晶体管(NFET)形成于该第二有源区域中，包括第二源极/漏极构造分布于该硅基底中；一第二沟道于该硅基底中，设置于所述第二源极/漏极构造之间；以及一第二金属栅极堆叠设置于该硅基底上，位于该第二沟道之上，且在组成上不同于该第一金属栅极堆叠。 本发明的结构能有效地降低该P-型场效应晶体管的起始电压。 为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
图1为显示根据本发明的方式的制作具有金属栅极堆叠的半导体装置的方法100的流程示意图；以及 图2至图11为显示根据本发明的方式的各实施例的具有金属栅极堆叠的半导体
装置200的剖面示意图。 上述附图中的附图标记说明如下 100 制造方法； 102-120 工艺步骤； 200 半导体装置； 210 半导体基底； 212 浅沟槽隔离(STI)构造； 214 第二有源区域； 216 第一有源区域； 218 第三有源区域； Ll 第一有源区域的尺寸； L2 第三有源区域的尺寸； 220 硬掩模； 222 图案化光致抗蚀剂层； 224 硅锗(SiGe)层； 226 金属栅极材料层； 228 金属栅极堆叠； 230 介电层； 232 间隙子； 234 外延硅锗源极/漏极(eSiGe S/D)应力子； 236 薄硅层； 238 氧化硅层。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分都使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为所属技术领域中普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
图1为显示根据本发明的方式的制作具有金属栅极堆叠的半导体装置的方法100的流程示意图。图2至图11为显示根据本发明的方式的各实施例的具有金属栅极堆叠的半导体装置200的剖面示意图。上述半导体装置200及其制造方法100将于以下详细描述。
请参阅图1和图2，方法100始于步骤102，形成一浅沟槽隔离(STI)构造212于一半导体基底210中。该半导体基底210包括硅。该半导体基底还包括各类掺杂的构造，例如N-型阱区和P-型阱区，通过公知技术的各种离子注入或扩散技术。浅沟槽隔离(STI)构造定义出各种有源区域。在一实施例中，该基底包括一第一有源区域216配置供一 P-型场效应晶体管(PFET)及一第二有源区域214配置供一N-型场效应晶体管(NFET)。在另一实施例中，该基底210额外地包括一第三有源区域218配置供一 P-型场效应晶体管(PFET)。该第一有源区域216具有尺寸Ll大于该第三有源区域218的尺寸L2，如图2所示。在一范例中，L2约为Ll的50%或者更小。该浅沟槽隔离(STI)构造212的形成方式，可通过蚀刻基底形成沟槽及以一种或多种介电材料填入该沟槽中。在此之后可施以化学机械研磨(CMP)工艺以移除过量的介电材料并降低该基板的表面变异。在一范例中，该浅沟槽隔离构造212包括氧化硅。该氧化硅可通过化学气相沉积(CVD)法填入该沟槽中。在其他各种范例中，该氧化硅可通过高密度等离子体化学气相沉积(HDPCVD)法形成。在另一实施例中，该沟槽隔离构造可包括一多层结构。于该实施例的衍生，该沟槽隔离构造包括其他适合的材料，例如氮化硅、氮氧化硅、低介电常数材料、空气间隙，或其任意组合。例如，该沟槽隔离构造212包括一热氧化衬垫层以改进该沟槽界面。 请参阅图1和图3，继续进行方法100的步骤104，形成一硬掩模220，将其图案化使其具有一个或多个开口以露出在该第一有源区域216内的硅基底。该硬掩模220可包括氮化硅或其他适合的材料例如氮氧化硅。在另一实施例中，该硬掩模包括一种或多种介电材料，并通过适当的工艺形成，例如化学气相沉积法。在其他各种实施例中，该硬掩模层包括如氧化硅、氮化硅、氮氧化硅、或其任意组合的多重膜结构。在一范例中，该硬掩模220具有的厚度约3nm。该硬掩模220可通过下列工艺形成，包括沉积法、光刻工艺和蚀刻法。例如，形成一硬掩模层于一基底上并接着形成一图案化光致抗蚀剂层222于该硬掩模层上。该图案化光致抗蚀剂层可通过光刻工艺形成。 一光刻工艺的范例可包括涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影及硬烤等工艺步骤。该光刻曝光步骤以可由其他方式或以其他方式取代，例如无光掩模光刻、电子束直写、离子束直写及分子压印。在一范例中该蚀刻法可为干蚀刻工艺以移除于该图案化光致抗蚀剂层中的硬掩模层。在一实施例中，该第二和第三有源区域被该硬掩模覆盖。接着以一工艺，例如湿式去光致抗蚀剂或等离子体灰化法移除该图案化光致抗蚀剂层。 请参阅图1和图4，继续进行方法100的步骤106，通过该硬掩模的开口蚀刻该第一有源区域内的硅基底使得该第一有源区域内的该硅基底凹陷。在一实施例中，该硅凹陷具有一深度约为10nm。该蚀刻工艺可包括等离子体蚀刻，采用适当的蚀刻剂，例如含氟(F)气体。在其他各种范例中，该蚀刻剂包括CF4、 SF6、 NFy或其任意组合。
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仍请参阅图1和图4，继续进行方法100的步骤108，通过一选择性外延成长(SEG)或其他适合的外延技术成长一硅锗(SiGe)层于该第一有源区域内的凹陷硅基底中。该外延成长硅锗(SiGe)层224填入硅凹陷区域中，使得在该第一有源区域内该硅锗层的顶表面与在该第二有源区域内该硅基底的顶表面实质上为共平面。在一实施例中，该硅锗(SiGe)层224具有一厚度约为10nm。在另一实施例中，一薄硅层236额外地通过外延成长形成于该硅锗(SiGe)层224上，如图10所示。接着施以氧化工艺于该薄硅层236，将该薄硅层236转变成氧化硅层238，如图11所示。例如，实施以氧气和高温于该薄硅层236以形成氧化硅层238。在一范例中，此氧化硅层可形成于硅锗(SiGe)层224用于一低速PFET。
请参阅图1和图5，继续进行方法100的步骤110，移除该硬掩模。该硬掩模层220可通过蚀刻工艺移除，例如湿蚀刻。于一实施例中，使用热磷酸(H3P04)以移除该氮化硅硬掩模。 请参阅图1和图6，继续进行方法100的步骤112，形成各种金属栅极材料层226于该硅基底和该硅锗层上，使用各种的沉积技术例如化学气相沉积(CVD)法、原子层沉积(ALD)法、或物理气相沉积(PVD)法。所述金属栅极材料层包括一高介电常数(high-k)材料层。该高介电常数材料层是以适当的工艺方法形成，例如原子层沉积法。形成高介电常数材料层的其他方法包括金属有机化学气相沉积(M0CVD)法、物理气相沉积(PVD)法、紫外光(UV)-臭氧氧化法、和分子束外延(MBE)法。在一实施例中，该高介电常数(high-k)材料包括氧化铪(Hf0)。另择一地，该高介电常数(high-k)材料包括金属氮化物、金属硅化物或其他金属氧化物。 —界面间层(IL)可额外地形成于该基底上，并夹置于该硅锗(SiGe)层和该高介电常数(high-k)材料层之间。在一范例中该界面间层(IL)包括一薄氧化层。在一实施例中，该薄氧化层可通过图IO和图11中所示的方法形成。在另一实施例中，该薄氧化层可通过原子层沉积法形成。 所述金属栅极材料层包括一金属层形成于该高介电常数(high-k)材料层上。该金属层是通过物理气相沉积(PVD)法或其他适合的方法形成。在一实施例中，该金属栅极层可包括氮化钽、氮化钼、氮化钨、钨、碳化钽、氮碳化钽、氮化钛铝、或或其任意组合。该金属层选择具有适当的功函数适于P-型场效应晶体管(PFET)或者中间间隙功函数都适于P-型晶体管和N-型晶体管。在一实施例中，该金属层具有一厚度约为50nm。在另一实施例中，该金属层可具有一多重膜结构，依设计以具有适当的功函数。 所述金属栅极材料层可包括一顶盖层夹置于该高介电常数(high-k)材料层和该金属层之间。在一实施例中，该顶盖层包括氧化镧(LaO)。该顶盖层可另择一地包括其他适合的材料，例如氧化铝(A1203)。该顶盖层可通过适当的方法形成，例如物理气相沉积法或原子层沉积法。 所述金属栅极材料层还包括一导电材料层设置于该金属层上。在一实施例中，该导电材料层包括掺杂多晶硅。该多晶硅层可通过化学气相沉积(CVD)法形成。采用硅烷(SiH4)的化学气相沉积工艺以形成该硅层。在一实施例中，该硅层具有一厚度约为700nm。在另一实施例中，该导电材料层另择一地包括其他适合的材料，例如铜、铝、钨、或金属硅化物。 请参阅图1和图7，继续进行方法100的步骤114，图案化所述各种的金属栅极材料层以形成一个或多个金属栅极堆叠228。例如，一第一金属栅极堆叠形成于该第一有源区 域内，一第二金属栅极堆叠形成于该第二有源区域内，及一第三金属栅极堆叠形成于该第 三有源区域内。所述金属栅极堆叠硅通过使用一蚀刻掩模的蚀刻工艺所形成。
在一实施例中，该蚀刻掩模使用一蚀刻选择性材料的硬掩模。在此案例中，一硬掩 模层形成于该导电材料层上。该硬掩模层包括一种或多种介电材料，并且通过适当的工艺 方法形成，例如化学气相沉积法。在其他各种实施例中，该硬掩模层包括氧化硅、氮化硅、氮 氧化硅、或其任意组合的多重膜结构。 一图案化光致抗蚀剂层形成于该硬掩模层上。接着 将位于该图案化光致抗蚀剂层的开口内的硬掩模层蚀刻移除，导致一图案化硬掩模层。实 施于该硬掩模层的蚀刻工艺可为一湿式蚀刻工艺或一干式蚀刻工艺。例如，可使用一氢氟 酸(HF)溶液以蚀刻一氧化硅硬掩模层。该图案化光致抗蚀剂层是通过光光刻工艺形成。
在另一实施例中，可避免该硬掩模层。在此案例中，该蚀刻掩模可为一图案化光致 抗蚀剂层，形成于所述金属栅极材料层上，在光致抗蚀剂层中定义出 一个或多个开口 。通过 直接地形成图案化光致抗蚀剂层于该导电材料层上，并通过该图案化光致抗蚀剂层的开口 蚀刻所述金属栅极材料层，以图案化所述金属栅极层。 该蚀刻工艺涉及一种或多种湿式蚀刻工艺或干式蚀刻工艺以有效地移除在该图 案化光致抗蚀剂层的开口内的所述各种的金属栅极材料层。在一实施例中，该蚀刻工艺利 用一干式蚀刻工艺。在一范例中，该干式蚀刻工艺实行一含氟等离子体以移除硅层。在另 一范例中，实行该含氟等离子体的该干式蚀刻工艺以移除多晶硅层、该金属层及该高介电 常数(high-k)材料层。另择一地，该蚀刻工艺可包括多重蚀刻步骤以蚀刻所述各种的金属 栅极材料层。 请参阅图1和图8，继续进行方法100的步骤116，实施各种离子注入步骤。在一 实施例中，一介电层230形成于所述金属栅极堆叠228的侧壁上。该介电层230设置于所 述金属栅极堆叠228的侧壁使得后续的离子注入自该金属栅极堆叠偏离以得到较佳的元 件效能。额外地或另择一地，该介电层的功能可作为封住该高介电常数材料层和该金属层， 因此可保护这些栅极材料。该介电层230包括氧化硅、氮化硅或其他适合的介电材料。该 介电层230可通过化学气相沉积法、物理气相沉积法或其他适合的工艺形成。
仍参阅图8，实施各种的离子注入工艺于该硅基底210和/或该硅锗(SiGe)层 224。在一实施例中，使用该栅极堆叠作为一注入掩模，通过离子注入工艺形成一轻掺杂漏 极(LDD)区域。该轻掺杂漏极区域可实质上对准于该栅极堆叠的边缘。若存在该介电层， 该轻掺杂漏极区域因该介电层而自该栅极堆叠的边缘偏离。另外地，可实行一月晕/ 口袋 状注入工艺以消除短沟道效应。 特别是， 一外延硅锗源极/漏极(eSiGe S/D)应力子(stressor) 234通过离子注 入工艺形成于该第一有源区域中。该外延硅锗源极/漏极(eSiGe S/D)应力子234配置于 该第一有源区域中具有应变效果以强化于该沟道区域中的移动率。该外延硅锗源极/漏极 应力子234为一掺杂的构造，垂直地分布于该硅锗层和该硅基底中。在一实施例中，该外延 硅锗源极/漏极应力子为一额外的掺杂的构造具有注入的离子，例如硅、锗、硼、镓、或其任 意组合。在另一实施例中，该外延硅锗源极/漏极应力子可包括轻掺杂漏极(LDD)和/或 月晕状掺杂构造于该第一有源区域中。 请参阅图1和图9，继续进行方法100的步骤118，形成一间隙子232。该间隙子
8232形成于该栅极堆叠的侧壁(若存在介电层，或者于该介电层的侧壁)通过公知的技术。 例如，该间隙子包括氮化硅，且通过化学气相沉积(CVD)法，接着以形成干式蚀刻工艺。该 间隙子232可具有一多重层结构。 仍请参阅图1和图9，继续进行方法100的步骤120，使用另一离子注入工艺形成 源极/漏极构造。因此所形成的源极/漏极构造更进一步从该栅极堆叠的间隙子232偏离。 于此之后可施以一退火工艺于该基底，以活化该源极/漏极构造和/或其他于步骤116中 掺杂的构造。该退火工艺可通过适合的方法实施，例如快速热退火或激光退火。在另一实 施例中，该外延硅锗源极/漏极应力子234包括源极/漏极构造。 因此所形成的半导体装置200包括一 P-型场效应晶体管(PFET)，其具有该硅锗 (SiGe)层与位于第二有源区域内的硅基底共平面。额外地，该P-型场效应晶体管具有一沟 道定义于该硅锗层中具有强化的移动率。该P-型场效应晶体管还包括eSiGe应力子形成 于第一有源区域中，且垂直地分布于该硅锗层和位于该硅锗层下方的硅基底中。通过所揭 示的结构能有效地降低该P-型场效应晶体管的起始电压。 虽然并未显示，可存在其他工艺步骤以形成各种元件构造例如多层内连线(MLI)
和层间介电层(ILD)。在一实施例中，更进一步地形成该多层内连线。该多层内连线包括垂
直的互连构件，例如传统的导孔或接触，以及水平的互连构件，例如金属线。所述各种互连
构造可通过各种导电材料实施，包括铜、鸨、和硅化物。在一范例中，使用一镶嵌工艺以形成
铜相关的多层互连结构。在另一实施例中，可使用钨以形成钨插塞于接触孔中。 在完成该方法100之后可接续其他工艺步骤以形成该半导体装置200的其他构
造。例如，形成一层间介电层(ILD)于该基底和所述栅极堆叠上，接着施以一化学机械研磨
(CMP)工艺，并且接着形成接触至该源极/漏极和该栅极于该层间介电层中。 本发明并非限定于上述应用，于其中该半导体结构包括一金属_氧化物_半导体
(MOS)晶体管，可延伸至其他集成电路具有一动态随机存取存储器(DRAM)胞、一单电子晶
体管(SET)、和/或其他微电子装置(在此其整体通称为微电子装置)。在其他实施例中，
该半导体结构200包括鳍式场效应晶体管(FinFET)。当然，本发明的方式也可应用于还/
或改采用于其他形式的晶体管，例如多栅极晶体管，及可运用于许多不同的应用，包括感测
器胞、存储器胞、逻辑胞，及其他。 虽然本发明的实施例以详细地描述，于所属技术领域中普通技术人员所应了解的
是，可做各种改变、取代和选择而不偏离本发明的精神和范畴。在另一实施例中，可额外地 形成硅锗(SiGe)层于一较小的有源区域内的P-型场效应晶体管，例如第三有源区域218。 在另一实施例中，一碳化硅(SiC)外延层可相似地形成于第二有源区域中供N-型场效应晶 体管(NFET)使得NFET沟道形成于该碳化硅层中且强化该NFET沟道的移动率。在另一实 施例中，在第二有源区域中的用于NFET的金属栅极堆叠在组成上不同于在第一有源区域 中的用于PFET的金属栅极堆叠。例如，在NFET的金属栅极堆叠中的金属层使用不同的金 属材料使得其功函数可适当地调变供PFET。在另一实施例中，该基底可包括一绝缘层上有 硅(SOI)基底例如一埋藏介电层。 在另一实施例中，所述各种栅极堆叠可通过混成方式形成，其中堆叠的一种型式 是通过先形成栅极的方式形成及另一种堆叠型式是通过后形成栅极的方式形成。在另一实 施例中，该NFET是以后形成栅极的工艺形成。
因此，本发明提供一种制作具有栅极堆叠的集成电路的方法。该方法包括形成一 浅沟槽隔离(STI)构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管 (PFET)及一第二有源区域配置供一N-型场效应晶体管(NFET);在该硅基底上形成一硬掩 模，其设计具有一开口以露出在该第一有源区域内的该硅基底；通过该硬掩模的开口蚀刻 该硅基底以形成一凹陷区在该第一有源区域内的该硅基底中；成长一硅锗(SiGe)层于该 凹陷区中使得在该第一有源区域内该硅锗层的顶表面与在该第二有源区域内该硅基底的 顶表面实质上为共平面；形成金属栅极材料层于该硅基底和该硅锗层上；图案化所述金属 栅极材料层以形成一金属栅极堆叠于该第一有源区域内的该硅锗层上；以及形成一 eSiGe 源极/漏极应力子分布于该第一有源区域内的该硅锗层和该硅基底上。
在各种实施例中，该揭示的方法还包括形成一第一介电层于该金属栅极堆叠上； 形成轻掺杂漏极(LDD)构造于该硅锗层中；以及在形成该eSiGe源极/漏极应力子之前先 形成一间隙子于该第一介电层的侧壁上。该方法还包括在形成该间隙子之前施以至少一口 袋状注入及一月晕状注入于该第一有源区域内的该硅锗层中。该形成金属栅极材料层的步 骤包括形成一高介电常数(high-k)介电层；形成一金属层于该高介电常数介电层上；以及 形成一导电层于该金属层上。该导电层可包括掺杂多晶硅。该方法可还包括以外延成长法 形成一薄硅层于该硅锗层上；以及在形成金属栅极材料层之前，实施一氧化工艺以将该薄 硅层转换成一氧化硅层。该方法可还包括在成长该硅锗层之后移除该硬掩模层。
在另一实施例中本发明也提供一种制作具有栅极堆叠的集成电路的方法。该方法 包括形成一浅沟槽隔离(STI)构造于一硅基底中，定义一第一有源区域配置供一第一P-型 场效应晶体管(PFET)，一第二有源区域配置供一N-型场效应晶体管(NFET)，及一第三有源 区域配置供一第二 P-型场效应晶体管(PFET)，其中该第三有源区域具有一第一尺寸小于 该第一有源区域的第二尺寸；在该硅基底上形成一硬掩模以具有一开口以露出在该第一有 源区域内的该硅基底；通过该硬掩模的开口蚀刻该硅基底以形成一凹陷区在该第一有源区 域内的该硅基底中；成长一硅锗(SiGe)层于该凹陷区中使得在该第一有源区域内该硅锗 层的顶表面与在该第二和第三有源区域内该硅基底的顶表面实质上为共平面；形成金属栅 极材料层于该硅基底和该硅锗层上；图案化所述金属栅极材料层以形成一第一金属栅极堆 叠于该第一有源区域内的该硅锗层上和一第二金属栅极堆叠于该第三有源区域内的该硅 基底上；以及形成第一源极/漏极构造分布于该第一有源区域内的该硅锗层和该硅基底中 和第二源极/漏极构造分布于该第三有源区域内的该硅基底中。 该方法可还包括形成一第一介电层于该第一金属栅极堆叠上；接着形成轻掺杂漏 极(LDD)构造于该硅锗层中；以及在形成该第一和第二源极/漏极构造之前先形成一间隙 子于该第一介电层的侧壁上。该方法可还包括在形成该间隙子之前施以一月晕状离子注入 于该第一有源区域内的该硅锗层中。该形成金属栅极材料层的步骤包括形成一高介电常数 (high-k)介电层；形成一顶盖层于该高介电常数介电层上；形成一金属层于该高介电常数 介电层上；以及形成一导电层于该金属层上。该方法可还包括形成一第二硬掩模于该硅基 底上，使其图案化成具有一开口以露出在该第二有源区域内的该硅基底；通过该第二硬掩 模的开口蚀刻该硅基底以形成一第二凹陷区在该第二有源区域内的该硅基底中；以及成长 一碳化硅(SiC)层于该第二凹陷区中使得该碳化硅层与该硅锗层实质上为共平面。该方法 可还包括在成长该碳化硅层之后移除该第二硬掩模 。该方法可还包括形成第二金属栅极
10层于该碳化硅层上，所述第二金属栅极层在组成上不同于所述金属栅极层；以及图案化所 述第二金属栅极层以形成一第二金属栅极堆叠于该第二有源区域内的该碳化硅层上。
本发明也提供一种半导体装置包括一硅基底具有一第一有源区域和一第二有源 区域；一硅锗(SiGe)构造于该第一有源区域内该硅基底上，在该第一有源区域内该硅锗层 的顶表面与在该第二有源区域内该硅基底的顶表面实质上为共平面；一 P-型场效应晶体 管(PFET)形成于该第一有源区域中，以及一N-型场效应晶体管(NFET)形成于该第二有源 区域中。该P-型场效应晶体管(PFET)包括第一源极/漏极构造分布于该硅锗构造和该硅 基底中；一第一沟道于该硅锗构造中，设置于所述第一源极/漏极构造之间；以及一第一金 属栅极堆叠设置于该硅锗构造上且位于该第一沟道之上。该N-型场效应晶体管(NFET)包 括第二源极/漏极构造分布于该硅基底中；一第二沟道于该硅基底中，设置于所述第二源 极/漏极构造之间；以及一第二金属栅极堆叠设置于该硅基底上，位于该第二沟道之上，且 在组成上不同于该第一金属栅极堆叠。 该装置可还包括一介电层设置于该第一金属栅极堆叠的侧壁上；以及一间隙子设 置于该介电层上。该装置可还包括一第二P-型场效应晶体管形成于该第一有源区域中，其 中在该第三有源区域内该硅基底具有一顶表面与在该第一有源区域内该硅锗构造的顶表 面实质上为共平面，该第三有源区域具有一第一尺寸小于该第一有源区域的第二尺寸。该 第二P-型场效应晶体管包括第三源极/漏极构造分布于该硅锗构造和该硅基底中；一第三 沟道于该硅基底中，设置于所述第三源极/漏极构造之间；以及一第三金属栅极堆叠设置 于该硅基底上，位于该第三沟道之上，且该第三金属栅极堆叠在组成上实质相似于该第一 金属栅极堆叠。该第一和第三金属栅极堆叠可包括一氧化硅层；一高介电常数介电层于该 氧化硅层上；一第一金属层于该高介电常数介电层上；以及形成一导电层于该第一金属层 上。该第二金属栅极堆叠可包括一氧化硅层；一高介电常数介电层于该氧化硅层上；一第 二金属层于该高介电常数介电层上；以及形成一导电层于该第二金属层上。
本发明虽以各种实施例揭示如上，然其并非用以限定本发明的范围，任何所属技 术领域中普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此 本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
一种制作具有金属栅极堆叠的半导体装置的方法，包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管及一第二有源区域配置供一N-型场效应晶体管；在该硅基底上形成一硬掩模，其具有一开口以露出在该第一有源区域内的该硅基底；通过该硬掩模的开口蚀刻该硅基底以形成一凹陷区在该第一有源区域内的该硅基底中；成长一硅锗层于该凹陷区中使得在该第一有源区域内该硅锗层的顶表面与在该第二有源区域内该硅基底的顶表面实质上为共平面；形成金属栅极材料层于该硅基底和该硅锗层上；图案化所述金属栅极材料层以形成一金属栅极堆叠于该第一有源区域内的该硅锗层上；以及形成一外延硅锗源极/漏极应力子分布于该第一有源区域内的该硅锗层和该硅基底上。
2. 如权利要求1所述的制作具有金属栅极堆叠的半导体装置的方法，还包括 形成一第一介电层于该金属栅极堆叠上； 形成轻掺杂漏极构造于该硅锗层中；以及在形成该外延硅锗源极/漏极应力子之前先形成一间隙子于该第一介电层的侧壁上。
3. 如权利要求2所述的制作具有金属栅极堆叠的半导体装置的方法，在形成该间隙子 之前，还包括施以至少一 口袋状注入及一月晕状注入于该第一有源区域内的该硅锗层中。
4 如权利要求1所述的制作具有金属栅极堆叠的半导体装置的方法，其中形成金属栅 极材料层的步骤包括形成一高介电常数介电层；形成一金属层于该高介电常数介电层上；以及 形成一导电层于该金属层上。
5. 如权利要求1所述的制作具有金属栅极堆叠的半导体装置的方法，还包括 以外延成长法形成一薄硅层于该硅锗层上；以及在形成金属栅极材料层之前，实施一氧化工艺以将该薄硅层转换成一氧化硅层。
6. —种制作具有金属栅极堆叠的半导体装置的方法，包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一第一 P-型场效 应晶体管，一第二有源区域配置供一N-型场效应晶体管，及一第三有源区域配置供一第二 P-型场效应晶体管，其中该第三有源区域具有一第一尺寸小于该第一有源区域的第二尺 寸；在该硅基底上形成一硬掩模，其具有一开口以露出在该第一有源区域内的该硅基底； 通过该硬掩模的开口蚀刻该硅基底以形成一凹陷区在该第一有源区域内的该硅基底中；成长一硅锗层于该凹陷区中使得在该第一有源区域内该硅锗层的顶表面与在该第二 和第三有源区域内该硅基底的顶表面实质上为共平面； 形成金属栅极材料层于该硅基底和该硅锗层上；图案化所述金属栅极材料层以形成一第一金属栅极堆叠于该第一有源区域内的该硅锗层上和一第二金属栅极堆叠于该第三有源区域内的该硅基底上；以及形成第一源极/漏极构造分布于该第一有源区域内的该硅锗层和该硅基底中和第二 源极/漏极构造分布于该第三有源区域内的该硅基底中。
7. 如权利要求6所述的制作具有金属栅极堆叠的半导体装置的方法，还包括 形成一第一介电层于该第一金属栅极堆叠上； 接着形成轻掺杂漏极构造于该硅锗层中；以及在形成该第一和第二源极/漏极构造之前先形成一间隙子于该第一介电层的侧壁上。
8. 如权利要求6所述的制作具有金属栅极堆叠的半导体装置的方法，还包括 形成一第二硬掩模于该硅基底上，使其图案化成具有一开口以露出在该第二有源区域内的该硅基底；通过该第二硬掩模的开口蚀刻该硅基底以形成一第二凹陷区在该第二有源区域内的 该硅基底中；以及成长一碳化硅层于该第二凹陷区中使得该碳化硅层与该硅锗层实质上为共平面。
9. 一种半导体装置，包括一硅基底具有一第一有源区域和一第二有源区域；一硅锗构造于该第一有源区域内该硅基底上，在该第一有源区域内该硅锗层的顶表面 与在该第二有源区域内该硅基底的顶表面实质上为共平面； 一P-型场效应晶体管形成于该第一有源区域中，包括 第一源极/漏极构造分布于该硅锗构造和该硅基底中； 一第一沟道于该硅锗构造中，设置于所述第一源极/漏极构造之间；以及 一第一金属栅极堆叠设置于该硅锗构造上且位于该第一沟道之上；以及 一N-型场效应晶体管形成于该第二有源区域中，包括 第二源极/漏极构造分布于该硅基底中；一第二沟道于该硅基底中，设置于所述第二源极/漏极构造之间；以及 一第二金属栅极堆叠设置于该硅基底上，位于该第二沟道之上，且在组成上不同于该 第一金属栅极堆叠。
10. 如权利要求9所述的半导体装置，还包括 一介电层设置于该第一金属栅极堆叠的侧壁上；以及 一间隙子设置于该介电层上。
11. 如权利要求9所述的半导体装置，还包括一第二 P-型场效应晶体管形成于该第一有源区域中，其中在该第三有源区域内该硅 基底具有一顶表面与在该第一有源区域内该硅锗构造的顶表面实质上为共平面，该第三有 源区域具有一第一尺寸小于该第一有源区域的第二尺寸，及该第二P-型场效应晶体管包 括第三源极/漏极构造分布于该硅锗构造和该硅基底中； 一第三沟道于该硅基底中，设置于所述第三源极/漏极构造之间；以及 一第三金属栅极堆叠设置于该硅基底上，位于该第三沟道之上，且该第三金属栅极堆 叠在组成上实质相似于该第一金属栅极堆叠。
全文摘要
一种半导体装置及其制造方法，该方法包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管及一第二有源区域配置供一N-型场效应晶体管；在硅基底上形成一硬掩模，其具有一开口以露出在第一有源区域内的硅基底。通过硬掩模的开口蚀刻硅基底以形成一凹陷区在第一有源区域内的硅基底中。成长一硅锗层于凹陷区中使得在第一有源区域内硅锗层的顶表面与在第二有源区域内硅基底的顶表面实质上为共平面。形成金属栅极材料层于硅基底和硅锗层上。图案化金属栅极材料层以形成一金属栅极堆叠于第一有源区域内的硅锗层上。形成一eSiGe源极/漏极应力子分布于第一有源区域内的硅锗层和硅基底上。
文档编号H01L29/78GK101728328SQ20091017492
公开日2010年6月9日 申请日期2009年11月3日 优先权日2008年11月3日
发明者庄学理, 张启新, 杨宝如, 杨文志, 费中豪, 陈建良, 黄仁安 申请人:台湾积体电路制造股份有限公司