专利名称：一种自对准的垂直式半导体存储器器件及存储器阵列的制作方法
技术领域：
本发明属于微电子技术领域，具体涉及一种自对准的垂直式非挥发性半导体存储
器件以及一种应用这种器件的无接触式存储器阵列结构。本发明还涉及所述存储器器件以 及由该器件组成的阵列的制造方法。
背景技术：
半导体存储器被广泛应用于诸如工业控制、消费电子等各种领域中，这些存储芯 片的基本要求是高集成密度、低功耗以及高速度。 一般有两种途径来在相同的芯片面积下 提高存储器的存储能力，第一种是按比例縮小存储单元的特征尺寸；另一种就是优化器件 结构或者采用新型器件。由于电可擦除可编程只读存储器EEPROM与氮化物只读存储器 (Nitrided ROM)都是基于M0SFET所设计的器件结构，当这些存储单元的特征尺寸按比例 縮小后就会遇到短沟道效应的限制，因此业内优先选择能够抑制短沟道效应的新型器件来 提高芯片的存储能力。基于此，本发明提出了一种自对准_垂直_隧穿场效应晶体管只读 存储器(TFET Read Only Memory)，简称TR0M。由于隧穿场效应晶体管(TFET)可以抑制短 沟道效应，因此TR0M的栅长可以等比例縮小至20nm以下，同时泄漏电流依然很小。
对于存储器的存储密度可以通过优化设计来实现。以平面的Nitride ROM(NROM) 器件为例，该器件一个存储单元可以存储2位数据，因此它的存储密度高于EEPR0M。与NR0M 类似，我们公开的自对准_垂直TR0M也具有每个存储单元2位数据的存储能力，所以相应 的密度也高于EEPROM。 存储单元阵列一般通过矩阵式版图结构来实现大容量存储，对于EEPROM闪存存 储器其矩阵结构有2种NAND结构和NOR结构。由于NAND的源漏接触垫并非必不可少，所 以NAND的存储密度要高于NOR结构。而采用自对准-垂直结构的存储单元后，可以将NAND 结构与NOR结构融合在一起，本发明公开的存储器阵列正是结合了两种结构的混合结构。
发明内容
本发明的目的在于提供一种可进一步提高存储器的存储密度，同时降低单个存储 器件在等待和编程时的功耗的自对准的垂直式半导体存储器件，并提出相应的阵列结构设 计，同时提出所述器件的制造方法。
本发明提出的一种自对准的垂直式半导体存储器器件，包括 —个半导体衬底107 ; —个具有第一种掺杂类型的漏区108 ; 两个具有第二种掺杂类型的源区101a和101b ; —个用于捕获电子的堆叠栅； 所述半导体衬底107为本征半导体。 所述半导体衬底107为轻掺杂； 所述堆叠栅由以下材料组成
—覆盖沟道区域106并具有第一种禁带宽度的第一介质层104 ; —位于所述的第一介质层104上方并且禁带宽度比第一介质层104窄的第二介质
层103 ; —位于所述的第二介质103上方并且禁带宽度比第二介质103宽的第三介质 102 ; —个在第三介质层上方的导电的栅极105。 所述的半导体衬底107为硅晶圆的一部分；或是硅锗晶圆或应力硅晶圆的一部 分。 本发明提出的半导体存储器件的基本结构如图1所示。 本发明还提出 一种自对准的TROM存储串，它包括 若干如上述的自对准的垂直式半导体存储器器件组成的存储串； 位于所述存储串两端的2个NMOSFET 。 上述自对准TROM存储串中，TROM单元的原极串联连接，共漏极。 本发明还提供一种自对准的TROM阵列，它包括 —个半导体衬底； 若干个如上所述的自对准TROM存储串。 所述自对准TROM阵列中，其漏极为埋层并用作位线。 本发明制备的半导体存储器进一步提高了存储密度，降低了器件在等待和编程时 的功耗。
图1是自对准_垂直TFET的剖面图。
图2是自对准-垂直TFET电学符号。 图3是本发明中一个TROM单元存储和寻址2位数据的实施例之剖面图。
图4是本发明中一个实施例示意图由8个TROM单元组成的16位字符串。
图5是本发明中一个实施例示意图由TROM字符串组成的8*8存储阵列。该阵列 可存储16*8位数据。 图6是一个TROM阵列实施例的剖面图。
图7是一个TROM阵列实施例的俯视图。
图8是一个自对准-垂直TROM存储单元俯视图。
具体实施例方式
图1为一个本发明TFET器件的结构示意图。该器件制作在一个半导体衬底107之 上，n+埋层108作为漏极，p+区域作为源极101a和101b，两个p+源区之间为沟道区106。 沟道区上方为堆叠栅结构，依次为第一介质层104，第二介质层103，第三介质层102以及金 属栅105。 为更清楚的说明TFET的工作原理，将图1所示器件左右分割成2个存储器件，左 边的半面和右边的半面均可以存储1位数据信息。具体编程原理如下当栅上加上正向偏 压后，第一介质层104下方产生n+导电沟道106，随之在109位置形成p+/n+ESaki-隧道结。
4将左侧的P+区域101a接地，同时n+区域加上正向偏置(比如2V)，左侧p+Ai+Esaki-隧道 结处的电子将会从价带隧穿至导带。受正向栅压的作用，部分隧道结附近的热电子会注入 到第一介质层104，并被第二介质层103捕获，类似于0N0堆叠结构。这些捕获的电子改变 了阈值电压，左侧的半面器件得以编程。同样方法可以对右边的存储器件加以编程。这样 就可以在一个完整的存储单元里存储2位信息。 图2显示了自对准-垂直TFET器件的电学符号。 一个TFET单元有2个存储单元。 如前所述，左边的存储单元由源SL、公共漏D以及公共栅G组成。同样源SR、公共漏D以及 公共栅G组成了右边的存储单元。当左边的TFET单元工作时，电子从SL隧穿进入沟道，并 被正向偏置的公共漏D收集。依次类推右边的TROM单元。 TROM器件的信息擦除通过向沟道注入热空穴实现。擦除时将P+掺杂的源极101a 或101b正向偏置，同时栅极105负向偏置，这样热空穴被注入栅介质，将原来存储的信息擦 除。 下面将说明如何访问一个TROM单元的2位数据信息。图3显示了 3个栅极上淀 积了钝化层的TROM单元，即T匪(n-l) ， TROM(n) ， and TROM(n+l)。表1和表2分别举例i兑 明了访问TROM(n)左右2个存储单元时这3个器件各电极的电压偏置情况，具体包括了读 取，编程，擦除以及等待4种状态。 读取时，TROM(n-l)的左侧源极301接地，当TR0M(n-1)的沟道302导通而其他沟 道305， 308截止时，TFET (n)的左侧部分被选中。将n+掺杂的公共漏极以及栅极306正向 偏置，电子将从P+源区304流向漏极。同样方式可以访问TROM的右边部分。这样就可以 分别对存储的2位信息进行访问。 图4为一应用了 8个如图2和图3所示TROM单元的TROM串实施例。此存储串的 两端各有一个nMOSFET，相应的源极400b和409c均接地。位线410正向偏置。
通过图3我们已经解释过，对TROM中存储的2位信息将从二个方向上来进行访 问。当左方的NMOS栅极400a正偏，同时右方的NMOS栅极409a接地时，存储串被从左向右 访问，反之亦然。比如，将栅极400a正偏，地压传到源极401b。由栅极401a，漏410和源极 401b组成的TROM单元被激活，其信息可以被访问。进而将栅401a翻转到反偏，地压被传到 下一个TROM单元的源极402b。这样，由栅极402a，漏410和源极402b组成的TROM单元被 激活，其信息可以被读写。依次类推，所有TROM的左存储单元都被访问，期间右边的NMOS 都是截止的。监控位线410上的电流就可以识别每一个TROM单元的状态。若读写TROM的 右边部分，将左测的NMOS管截止，右侧的NMOS导通，这样，TROM就将被从右到左依次访问。
正如图4所示，可以通过8个TROM单元实现16位信息存储能力的存储串。类似 的用n(n = 1，2，3.。。。)个TROM单元可以实现2n位存储的记忆串。图4中，TR0M的源极 使用与非门结构相互连接，而TROM单元可以用或非门结构连接。由于是垂直结构，此或非 门结构无需额外的面积用于接触连接。与非门结构与或非门结构的结合既吸取了与非门结 构快速读取、高密度的优点又拥有了或非门结构快速访问单一存储单元的优势。
TROM存储串的特别之处在于工作中p+区域的电子被注入到沟道区域，并被n+公 共漏极收集，电流从n+漏极流向p+源极。意味着电子注入到反偏的p-i-n 二极管中。这 类注入电子的监测类似于光致电子的监测。正像光检测器在高频领域所展现的那样，反偏 p-i-n 二极管的非平衡载流子可以被快速监测，故而TROM存储器拥有很高的监测速度。
图5显示一个采用如图4所示存储串的TROM阵列结构。其中字线连接了同列所有 的栅极并和X选择/译码电路相连，位线与NMOS的源极连至Y选择/译码电路。外围电路 用于实现对X和Y选择/译码电路进行必要的运算来读写存储阵列。图5显示的8 X STROM 阵列有128位的存储能力。同样原理可以设计nXn TR0M阵列。由于TROM器件功耗很低， TROM阵列可以进行并行的读写，这有助于提高阵列的工作速度。
采用该发明后，有以下优点 第一，由于设计中采用了反偏的p-i-n结构，如图1所示，TFET可以抑制短沟道效 应。模拟表明TROM器件相比于MOSFET可以进行进一步等比例縮小。这使得TROM存储单 元可以通过縮小尺寸来提高存储密度，而其他基于MOSFET的ROM(例如NROM)则无法做到。
第二，由于TFET具有很低的亚阈值泄露电流，这使得TROM的等待功耗很低。此外， TROM有很高的写效率，模拟表明存储单元可以在很小的漏电流下进行编程。这意味着编程 功耗的降低。所以TROM芯片对于低功耗应用领域具有很的的吸引力。相比之下，NROM需 要较大的漏电流才能进行编程，因此其编程期间的功耗也就大于我们提出的TROM。
第三，所提出的自对准-垂直TROM(图1)实现了单个存储单元2位数据的存储能 力，也即TROM的存储能力得以加倍，这样就降低了存储每位数据的面积。同时在这种垂直 设计中，器件的漏极位于衬底内部。与EEPR0M和NR0M(见图2)这些常规的平面设计方法 相比，TROM进一步节约了芯片面积。 第四，TROM整合了 NOR结构和NAND结构(见图3) ， TROM的每一个存储单元都可 以被快速寻址，并且隧道电流的存在使得寻址速度得以提高。 以下叙述本发明所公开的TROM阵列的制造工艺实施例。工艺上，无接触式TROM阵 列可以与标准的CMOS工艺兼容。图6. 1为一个TROM阵列沿位线方向的剖面图。图中，p+ 区域由自对准工艺形成，共用漏极的n+埋层通过离子注入法形成，并利用浅槽隔离(STI) 来完成漏极的分隔。图6. 2显示了 TROM阵列沿字线方向的剖面图，图中共用漏极被浅槽隔 离所隔离开。图6.3为另一种沿字线方向的剖面图，图中漏极为一个整体的平板，位于浅槽 隔离的下方。 图7为TROM阵列制造工艺的俯视图。
衬底702为n型掺杂或者是本征状态。 首先，形成STI，打开有源区，并制作n+埋层701 (优先选择离子注入)。此时位线 已被STI隔离； 接下来，淀积并图形化堆叠栅703作为字线；
接下来，离子注入p型杂质形成自对准p+块。 另外还可以附加额外的调阈值工艺来调整PMOS的阈值电压。后续的工艺比如钝 化，金属化以及互连等与常规的VLSI工艺相同。 图8显示了一个自对准_垂直TORM单元的俯视图，它使用了 4F2的面积来实现2 位的存储，利用它实现了高密度存储阵列的制造。
权利要求
一种自对准的垂直式半导体存储器器件，其特征在于，包括一个半导体衬底(107)；一个具有第一种掺杂类型的漏区(108)；两个具有第二种掺杂类型的源区(101a，101b)；一个用于捕获电子的堆叠栅；
2. 如权利要求l中所述的半导体存储器器件，其特征在于，所述半导体衬底(107)为本 征半导体；并且所述半导体衬底(107)为轻掺杂。
3. 如权利要求1中所述的半导体存储器器件，其特征在于，所述的堆叠栅由以下材料 组成一覆盖沟道区域(106)并具有第一种禁带宽度的第一介质层(104); 一位于所述的第一介质层(104)上方并且禁带宽度比第一介质层(104)窄的第二介质 层(103);一位于所述的第二介质(103)上方并且禁带宽度比第二介质(103)宽的第三介质 (102);一个在第三介质层上方的导电的栅极(105)。
4. 如上述权利要求l所述的半导体存储器器件，其特征在于，所述的半导体衬底(107) 为硅晶圆的一部分；或是硅锗晶圆或应力硅晶圆的一部分。
5. —个自对准的TROM存储串，其特征在于，包括由若干个如权利要求1所述的自对准的垂直式半导体存储器器件组成的存储串； 位于所述存储串两端的NMOSFET。
6. 如权利要求5所述的自对准TROM存储串，其特征在于所述的存储串中的TROM单元 的源极串联连接。
7. —个自对准TROM阵列，其特征在于，包括 一个半导体衬底；若干个如权利要求5所述的自对准TROM存储串。
8. 如权利要求7所述的自对准TROM阵列，其特征在于，其漏极为埋层并用作位线。
全文摘要
本发明属于微电子技术领域，具体公开了一种自对准的垂直式半导体存储器器件，它包括一个源极、一个漏极、一层电荷捕获层、一个控制栅极、以及一个衬底，所述电荷捕获层用于存储电荷，该电荷捕获层包括第一介质层，第二介质层，第三介质层和导电栅极，其中第二介质层的禁带宽度小于第一和第三介质层。本发明还公开了上述半导体存储器器件组成的存储器阵列极其制造方法。本发明的半导体存储器器件具有单元面积小，且制造工艺简单等优点，采用本发明的存储器芯片，制造成本下降，而且存储密度得到提高。
文档编号H01L27/115GK101777559SQ20091020062
公开日2010年7月14日 申请日期2009年12月24日 优先权日2009年12月24日
发明者丁士进, 孙清清, 张卫, 王鹏飞 申请人:复旦大学