专利名称：非易失性半导体存储装置及其制造方法
技术领域：
本发明涉及通过施加电压脉冲稳定保持的阻抗值变化的非易失性半导体存储装 置及其制造方法。
背景技术：
近年来，伴随着数字技术的进展，便携式信息机器和信息家电等的电子机器，更进 一步高功能化。因此，要求非易失性存储元件的大容量化、写入电力的降低、写入/读出时 间的高速化、以及长寿命。应对上述要求，谋求现存的使用浮动门的闪存存储器的细微化。另一方面，在存储 部使用通过施加电压脉冲变化稳定保持的阻抗值的阻抗变化元件的非易失性半导体存储 元件(电阻变化型存储器)的情况下，存储器单元可以单纯结构构成，因此期待更进一步的 微细化、高速化和低消耗电力化。因此，目前，使用1个晶体管和1个存储元件进行稳定的存储动作构成存储器单 元，使用该存储器单元进行高集成化。例如，1个晶体管和1个电阻变化元件形成存储器单元，即所谓的ITlR型的存储器 单元的结构，在上部电极的正下使用具有钙钛矿结构的材料的可电阻变化抗层的一部分形 成电阻变化区域，构成电阻变化元件(例如，参照专利文献1)。此外，作为电阻变化元件的 下部电极和上部电极与电阻变化层连接的面积不同的结构，电阻变化区域在面积小的下部 电极正上形成。因此，施加比现有的低的电压，在小的连接尺寸的电极附近能够得到可靠的 电阻变化，能够进行细微化和消耗电力的降低。此外，提案有使用1个晶体管和1个强介质电容器的ITlC型的存储器单元的结 构，即在上部电极的正下强介质电容器构成的电容绝缘膜的制造工序之后电容绝缘膜和上 部电极的一部分，例如在其他工序中不会受到露出的氢气等的损害的结构(例如，参照专 利文献2)。此外，提案有使用1个晶体管和1个强介质电容器的ITlC型的存储器单元的结 构，即与强介质电容器电连接的配线，具有通过承载后加工配线材料形成的配线结构，因 此，能够回避对强介质电容器的装载损伤(例如，参考专利文献3)。专利文献1 日本特开2006-120701号公报专利文献2 日本特开2006-270116号公报专利文献3 日本特开2007-95898号公报但是，上述说明的现有技术中，电阻变化元件等的存储元件的形成、加工困难，难 以充分细微化。图15表示现有的一般的非易失性半导体存储装置10。具体来说，图15所示的电 阻变化元件1由下部电极2、电阻变化层3和上部电极4三层构成，晶体管5和第一接触插 头6连接。此外，该电阻变化元件1和晶体管5构成ITlR型的存储器单元7，通过第二接触 插头8和第三接触插头9，分别与第一配线11和第二配线12连接，通过周边电路驱动。
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包括该电阻变化元件1的存储器单元7与邻接的单元(未图示)分离形成，因此， 一般形成点型的孤立图案。这种情况下，存在下述原理性的问题在平版印刷工序中，抗蚀 剂只需要确保来自其他的孤立的点图案的面积的紧密性，与能够与邻接单元共用的线图案 相比，不能够细微化。此外，为了从电阻变化元件1引出电位，需要在下部电极2和上部电 极4上分别配置接触点。因此，需要追加从下部电极2引出的接触点、从电阻变化元件1、上 部电极4引出的接触点共3个掩模。更详细来说，图15的结构，除去形成晶体管5的源/漏区域必要的掩模，为存储器 元件的主要部分。需要用于形成第一接触插头6、电阻变化元件1、第三接触插头9、栅电极、 第二接触插头8、第一配线11和第二配置线12各个的共计6个掩模。
发明内容
本发明是解决上述问题而提出的，其目的在于提供使用1个晶体管和1个电阻变 化元件的ITlR型存储器元件，通过将电阻变化元件的结构简单化，在形成晶体管和引出配 线等的电连接用插头的工序中只需要追加1个掩模，具有能够微细化的存储器元件的非易 失性半导体存储装置及其制造方法。为了达到上述目的，本发明的非易失性半导体存储装置，具备形成有晶体管的基 板；在该基板上覆盖晶体管形成的第一层间绝缘层；在该第一层间绝缘层上形成、与晶体 管的漏极电极或源极电极电连接的第一接触插头或第二接触插头；覆盖第一接触插头的至 少一部分形成的电阻变化层；在电阻变化层上形成的第一配线；覆盖第二接触插头的至少 一部分形成的第二配线，电阻变化层的端面和第一配线的端面在同一面内。或者，本发明的非易失性半导体存储装置，具备形成有具有第一主电极和第二主 电极和控制电极的晶体管的基板；在基板上以覆盖上述晶体管的方式形成的第一层间绝缘 层；贯通第一层间绝缘层与第一主电极电连接而形成的第一接触插头；覆盖第一接触插头 的上端面的至少一部分而形成的电阻变化层；和在电阻变化层上沿着第一方向而形成的第 一配线，第一方向为前后方向，与第一方向垂直与基板的主面平行的方向为左右方向时，电 阻变化层的前后的端面与第一配线的端面不在同一面内，第一配线的左侧的端面与电阻变 化层的左侧的端面在同一面内，第一配线的右侧的端面和电阻变化层的右侧端面在同一面 内。根据这样的结构，能够构成ITlR型的存储元件，电阻变化元件的下部电极与第一 接触插头共用，上部电极与第一配线共用，能够简化存储器单元的结构。电阻变化层的端面 与第一配线的端面共有，在分别由不同的掩模形成的情况下不需要多余的掩模，能够实现 存储器单元的微细化。此外，电阻变化层，能够通过在通常的Si半导体工序中追加一个掩 模形成，不会增加工序的工时，能够实现工程成本降低的非易失性半导体存储装置。换言之，这样的结构，除去形成晶体管的源/漏区域需要的掩模，为存储器单元的 要部，只需要形成第一接触插头和第二接触插头、啥电极、电阻变化层、第一配线的合计共4 个掩模。因此，与图15的结构相比，必须的掩模数少2个。此外，第一配线，可以为与电阻变化层接触的面上具备至少有贵金属构成的电极 层。并且，贵金属可以由钼构成。根据这样的结构，即使插入钼等的贵金属构成的电极层，也不与紧密性差的硅氧化膜接触，因为紧密性良好的金属氧化物(钽氧化物)构成电阻变化层好，不会担心剥离。 此外，能够电阻变化动作的贵金属类材料构成的电极层单元体积不大，能够实现容易集成 化的结构。此外，本发明的非易失性半导体存储装置，具备形成有晶体管的基板；在该基板 上覆盖晶体管形成的第一层间绝缘层；在该第一层间绝缘层上形成的，与晶体管的源极电 极或漏极电极电连接的第一接触插头或第二接触插头；覆盖第一接触插头的至少一部分形 成的第一配线；在第一配线上形成的、与第一配线具有同一端面的第一电阻变化层；覆盖 第二接触插头的至少一部分形成的第二配线；在第二配线上形成、具有与第二配线同一端 面的第二电阻变化层、覆盖第一配线、第二配线、第一电阻变化层、第二电阻变化层、在第一 层间绝缘层上形成的第二层间绝缘层；贯通第二层间绝缘层在第一电阻变化层上形成的第 三接触插头；第二层间绝缘层和第二电阻变化层在上述第二配线上形成的第四接触插头； 覆盖第三接触插头和第四接触插头在第二层间绝缘层上形成的第三配线和第四配线。根据上述结构，能够构成ITlR型的存储器单元，电阻变化元件的下部电极与第一 配线共用，上部电极与第三接触插头共用，能够简化存储器单元的结构，使其微细化。此外， 电阻变化层能够在通常的Si半导体程序中只追加一个孔形成用掩模形成，不会增加工程 的工时，能够降低工程成本，能够实现上述非易失性半导体存储装置。此外，如果将第四接 触孔的尺寸设定的比第三接触孔大，尺寸越大蚀刻速度越大，能够产生完整的蚀刻特征，能 够同时形成第三接触孔和第四接触孔。这种情况下，不追加掩模，也能够实现工程成本更低 的非易失性半导体存储装置。此外，本发明的非易失性半导体存储装置，具备形成有晶体管的基板；在该基板 上覆盖晶体管形成的第一层间绝缘层；在该第一层间绝缘层上形成的、与晶体管的漏极电 极或源极电极电连接、在第一接触孔内形成的第一接触插头；在第一层间绝缘层上形成、与 晶体管的漏极电极或源极电极电连接、在第二接触孔内形成的第二接触插头；覆盖第一接 触插头的至少一部分形成的第一配线；覆盖第二接触插头的至少一部分形成的第二配线； 在第一接触孔内的底部和侧壁上、加在第一接触插头和第一层间绝缘层之间、与漏极电极 或源极电极电连接的电阻变化层。根据这样的结构，能够构成ITlR型存储器单元，电阻变化元件的下部电极与漏极 电极或源极电极共用，上部电极与第一配线和第一接触插头共用，能够简化存储器单元的 结构，使其微细化。此外，电阻变化层的底部，没有在CMP或干蚀刻等的加工中暴露，能够可 靠防止等离子体损伤、气体或泥浆损伤、还原等的影响。此外，电阻变化层能够在通常的Si 半导体程序中只追加一个孔形成用掩模形成，不会增加工程的工时，能够降低工程成本，能 够实现上述非易失性半导体存储装置。此外，电阻变化层也可以由至少包括钽氧化物的材料构成。根据这样的结构，除了动作的高速性，还具有可逆稳定的写入特性和良好的阻抗 值的保持特性，能够实现与通常的Si半导体工序亲和性高的制造工序能够制造的非易失 性半导体存储装置。此外，本发明的非易失性半导体存储装置的制造方法，包括在形成有晶体管的基 板上覆盖晶体管形成第一层间绝缘层的工序；贯通该第一层间绝缘层、在晶体管的漏极电 极或源极电极上形成第一接触孔和第二接触孔、在第一接触孔和第二接触孔内形成第一接
7触插头和第二接触插头的工序；覆盖第一接触插头的至少一部分形成电阻变化层的工序； 形成除去电阻变化层的至少一部分，同时覆盖电阻变化层的至少一部分的第一配线，覆盖 第二接触插头的至少一部分的第二配线的工序。根据上述方法，能够构成ITlR型的存储器单元，电阻变化元件的下部电极与第一 接触插头共用，上部电极与第一配线共用，能够简化存储器单元的结构。电阻变化层的端面 与第一配线的端面共有，在分别由不同的掩模形成的情况下不需要多余的掩模，能够实现 存储器单元的细微化。此外，电阻变化层，能够通过在通常的Si半导体工序中追加一个掩 模形成，不会增加工序的工时，能够实现工程成本降低的非易失性半导体存储装置。此外，本发明的非易失性半导体存储装置的制造方法，包括在形成有晶体管的基 板上形成覆盖晶体管的第一层间绝缘层的工序；贯通该第一层间绝缘层、在晶体管的漏极 电极或源极电极上形成第一接触孔或第二接触孔，在第一接触孔和第二接触孔内形成第一 接触插头和第二接触插头的工序；覆盖第一接触插头的至少一部分、形成第一配线层和与 第一配线层具有同一端面的第一电阻变化层，覆盖第二接触插头的至少一部分、形成第二 配线层和与第二配线层具有同一端面的第二电阻变化层的工序；覆盖第一配线和第一电 阻变化层以及第二配线和第二电阻变化层、在第一层间绝缘层上形成第二层间绝缘层的工 序；贯通第二层间绝缘层在第一电阻变化层上形成第三接触插头的工序；贯通第二层间绝 缘层和第二电阻变化层在第二配线上形成第四接触插头的工序；覆盖第三接触插头和第四 接触插头上，在第二层间绝缘层上形成第三配线和第四配线的工序。根据上述结构，能够构成ITlR型的存储器单元，电阻变化元件的下部电极与第一 配线共用，上部电极与第三接触插头共用，能够简化存储器单元的结构，使其微细化。此外， 电阻变化层能够在通常的Si半导体程序中只追加一个孔形成用掩模形成，不会增加工程 的工时，能够降低工程成本，能够实现上述非易失性半导体存储装置。此外，如果将第四接 触孔的尺寸设定的比第三接触孔大，尺寸越大蚀刻速度越大，能够产生完整的蚀刻特征，能 够同时形成第三接触孔和第四接触孔。这种情况下，不追加掩模，也能够实现工程成本更低 的非易失性半导体存储装置。此外，本发明的非易失性半导体存储装置的制造方法，包括在形成有晶体管的基 板上形成覆盖晶体管的第一层间绝缘层的工序；贯通第一层间绝缘层在晶体管的漏极电极 或源极电极上形成第一接触孔的工序；在第一接触孔内的底部和侧壁上形成电阻变化层的 工序；在第一接触孔的电阻变化层的内侧形成第一接触插头的工序；贯通第一层间绝缘层 在上述晶体管的漏极电极或源极电极上形成第二接触孔的工序；在第二接触孔内形成第二 接触插头的工序；形成覆盖电阻变化层的至少一部分的第一配线、覆盖第二接触插头的至 少一部分的第二配线的工序。根据这样的结构，能够构成ITlR型存储器单元，电阻变化元件的下部电极与漏极 电极或源极电极共用，上部电极与第一配线和第一接触插头共用，能够简化存储器单元的 结构，使其微细化。此外，电阻变化层的底部，没有在CMP或干蚀刻等的加工中暴露，能够可 靠防止等离子体损伤、气体或泥浆损伤、还原等的影响。此外，电阻变化层能够在通常的Si 半导体程序中只追加一个孔形成用掩模形成，不会增加工程的工时，能够降低工程成本，能 够实现上述非易失性半导体存储装置。本发明的上述目的、其他目的、特征和利点，通过参照附图，根据以下优选的实施方式的详细说明明确。发明效果本发明的非易失性半导体存储装置，电阻变化元件的上部电极和下部电极与配线 和接触插头共用，能够构成简化的ITlR型的存储器单元，电阻变化层在通常的Si半导体工 序中追加1个掩模即可形成。因此，适用本发明，能够实现动作高速型并且具有可逆稳定的写入特性和良好的 阻抗值的保持特性的非易失性半导体存储装置，能够实现与通常的Si半导体工序亲和性 高的低成本的制造工序能够制造的能够微细化，具有很大的效果。
图1 (a)为表示本发明的实施方式1的非易失性半导体存储装置的结构例的截面 图。图1 (b)为沿着图1 (a)的点划线切割的截面图。图1 (c)为表示本发明实施方式1的非易失性半导体存储装置100阵列化的结构 例的详细的截面图。图1(d)为沿着图1(c)的点划线切割的截面图。图1 (e)为表示本发明实施方式1的非易失性半导体存储装置100阵列化的结构 例的详细的平面图。图1 (f)为表示本发明的实施方式1的非易失性半导体存储装置100的阵列化的 其他的结构例的平面图。图2(a)到(d)为表示本发明实施方式1的非易失性半导体存储装置的制造方法 的截面图。图3(a)和(b)为从图2(c)和图2(d)的箭头X的方向看非易失性半导体存储装 置的主要部分的扩大平面图。图4为表示本发明实施方式2的非易失性半导体存储装置的结构例的截面图。图5(a)到(c)为表示本发明实施方式2的非易失性半导体存储装置的制造方法 的截面图。图6(a)和(b)为表示本发明实施方式2的非易失性半导体存储装置的制造方法 的截面图。图7为表示本发明实施方式3的非易失性半导体存储装置的结构例的截面图。图8(a)到(c)为表示本发明实施方式3的非易失性半导体存储装置的制造方法 的截面图。图9(a)和(b)为表示本发明实施方式3的非易失性半导体存储装置的制造方法 的截面图。图10为表示本发明实施方式4的非易失性半导体存储装置的结构例的截面图。图11 (a)到(c)为表示本发明实施方式4的非易失性半导体存储装置的制造方法 的截面图。图12(a)和(b)为表示本发明实施方式4的非易失性半导体存储装置的制造方法 的截面图。0055]图13为表示本发明实施方式5的非易失性半导体装置的结构的框图。
0056]图14为表示图13所示的C部的结构的扩大截面图。
0057]图15为现有一般的非易失性半导体存储装置的截面图。
0058]图16(a)为表示本发明实施方式1的变形例A的非易失性半导体存储装置100A 的结构例的截面图。图16(b)为沿着图16(a)的截面图的点划线切割的截面图。
0059]图17(a) (d)为表示本发明实施方式1的变形例A的非易失性半导体存储装置 OOA的制造方法的截面图。
0060]图18(a)和图18(b)分别为图17(c)和图17(d)中从箭头X方向看的非易失性存 诸装置100A的主要部分的扩大的平面图。
0061]图19(a)为表示本发明实施方式1的变形例B的非易失性半导体存储装置100B 的结构例的截面图。图19(b)为沿着图19(a)的截面图的点划线切割的截面图。
0062]图20(a) (d)为表示本发明实施方式1的变形例B的非易失性半导体存储装置 OOB的制造方法的截面图。
0063]图21(a)和图21(b)分别为图20(c)和图20(d)中从箭头X方向看的非易失性存 诸装置100B的主要部分的扩大的平面图。
0064]图22(a)为表示本发明实施方式1的变形例C的非易失性半导体存储装置100C 的结构例的截面图。图22(b)为沿着图22(a)的截面图的点划线切割的截面图。
0065]图23(a) (c)为表示非易失性半导体存储装置100C的制造方法的截面图。
0066]图24(a) (c)为表示非易失性半导体存储装置100C的制造方法的截面图。
0067]图25(a)和图25(b)分别为图23(b)和图23(c)中从箭头X方向看的非易失性存 诸装置100C的主要部分的扩大的平面图。
0068]符号说明
0069]100、200、300、400非易失性半导体存储装置
0070]101晶体管
0071]IOla漏极电极
0072]IOlb源极电极
0073]IOlc漏区域
0074]IOld源区域
0075]IOle栅电极
0076]102 基板
0077]103第一层间绝缘层
0078]104、301、402、511 第一接触插头
0079]104a、301a 第一接触孔
0080]105、302、403、517 第二接触插头
]105a第二接触孔
0082]106、305、401、513 电阻变化层
0083]106a、107a、110 端面
0084]107、201、303、404、515 第一配线
0085]108、203、304、405、518 第二配线
109、514 电极层111、210、306、406 电阻变化元件112、211、307、407、516 存储器单元202第一电阻变化层(电阻变化层)204第二电阻变化层(电阻变化层)205第二层间绝缘膜206、519第三接触插头206a第三接触孔207第四接触插头207a第四接触孔208第三配线209第四配线500非易失性半导体装置501存储器本体部502存储器阵列503行选择电路/激励器504列选择电路505写入电路506读出放大器507数据输入输出电路
具体实施例方式以下，对本发明实施方式的非易失性半导体存储装置及其制造方法，参考附图进 行说明。在附图中，赋予相同符号的省略说明。此外，为了容易理解附图，各个结构要素示 意性的表示，形状等不一定正确表示。(实施方式1)图1 (a)为表示本发明实施方式1的非易失性半导体存储装置100的结构例的截 面图。图1(b)为沿着图1(a)的点划线切割的截面图。图1(a)所示的本实施方式1的非易失性半导体存储装置100，具有形成有晶体 管101的基板102 ；在该基板102上覆盖晶体管101形成的第一层间绝缘层103 ；贯通该第 一层间绝缘层103形成的、与晶体管101的漏极电极IOla或源极电极IOlb电连接的第一 接触插头104或第二接触插头105。非易失性半导体存储装置100具备完全覆盖该第一 接触插头104形成的电阻变化层106 ；在该电阻变化层106上形成的第一配线107 ；覆盖第 二接触插头105的至少一部分形成的第二配线108，电阻变化层106，电阻变化层106的端 面与第一配线107的端面共有同一面。换言之，晶体管101具有第一主电极(漏极电极101a)、第二主电极(源极电极 IOlb)和控制电极(栅电极IOle)，第一主电极与第一接触插头104连接，第二主电极与第 二接触插头105连接。此外，第一主电极和第二主电极的任一个可以为漏极电极，任一个可以为源极电极，没有特别限定，也存在两者替换的情况。电阻变化层106完全覆盖第一接触插头104的上端面(该上端面与层间绝缘膜 103的上端面为同一平面)。电阻变化层106覆盖至少第一接触插头104的上端面的一部 分即可，本实施方式的完全覆盖优选。此外，第一配线107具备与电阻变化层106相接、至少由贵金属构成的电极层109， 该电极层109例如由钼构成的材料形成。通过钼等的贵金属构成的电极层109，第一配线 107和电阻变化层106接合，由此，第一配线107和电阻变化层106的紧密性提高，并且能够 实现能够动作的第一配线107和贵金属类材料构成的电极层109构成的电极层的单元尺寸 不变大、容易集成化的结构。此外，如后述，第一配线107在平版印刷工序中作为掩模，除去电极层109和电阻 变化层106不需要的部分，因此，包括电阻变化层106的端面和第一配线107的端面的端面 形成于同一面内。此外，漏极电极IOla和源极电极IOlb的下部分别在基板102的表面形成漏区域 IOlc和源区域101d，漏极电极IOla和源极电极IOlb之间形成栅电极101e。此外，贯通第一层间绝缘层103形成埋入第一接触插头104和第二接触插头105 的第一接触孔104a和第二接触孔105a。因此，电阻变化元件111，由第一配线107和电极层109构成的上部电极和第一接 触插头104构成的下部电极夹持电阻变化层106，第一配线107的下部微细化构成。该电阻 变化元件111和晶体管101串联连接，构成存储器单元112。在此，电阻变化层106也可以由至少包括钽氧化物的材料构成。根据这样的结构，具有动作的高速性，以及可逆稳定的写入特性和良好的阻抗值 的保持特性，能够在与通常的Si半导体工序亲和性高的制造工序中制造非易失性半导体 存储装置100。图1 (c)为表示本发明实施方式1的非易失性半导体存储装置100阵列化的结构 例的详细的截面图，图1(d)为沿着图1(c)的点划线切割的截面图。如图1(c)、(d)所示，第二配线108，贯通在层间绝缘层103上形成的第二层间绝 缘层113，通过第三接触点114与第三配线115连接。第一配线107和第三配线115从基板 102的厚度方向看相互正交。图1(e)为表示本发明的实施方式1的非易失性半导体存储装置100阵列化的结 构例的详细的平面图。多个元件共用晶体管的栅电极IOle而形成，源区域IOlc和漏区域IOld独立形 成。第一配线107和第三配线115也是多个元件共用而形成，个别形成的第一接触插头104 上形成矩形的电极层109和电阻变化层106。另一方面，以完全覆盖第二接触插头105的上端面的方式形成第二配线108。第二 配线108上，形成第三接触插头114。以完全覆盖多个第三接触插头114的上端面的方式形 成第三配线115。S卩，漏极电极IOlb通过第二接触插头105、第二配线108、第三接触插头 114，和第三配线115电连接。换言之，非易失性半导体存储装置100，具备在与基板102的主面平行的第一平 面内，沿着第一方向延伸相互平行形成的第一配线107 ；在与第一平面平行的第二平面内，沿着与第一方向立体交叉的第二方向延伸相互平行形成的第三配线115。从基板102的厚 度方向看，第一配线107和第三配线115正交。第一配线107和第三配线15的立体交叉点，第一配线107的下方的基板上形成源 极电极101a。此外，在第三配线115的下方，不存在第一配线107的部分的基板上形成漏极 电极101b。再者，在源极电极IOla和漏极电极IOlb之间，在层间绝缘层103中形成栅电极 101e。第一配线107和第三配线115，与多个存储器单元112电连接。漏极电极IOla和第一配线107之间，依次叠层贯通层间绝缘层103的第一接触插 头104、完全覆盖第一接触插头104的上端面的电阻变化层108、电极层109。以第一配线107延伸的方向(图1(b)的左右)为前后方向(第一方向)，与第一 方向垂直、与基板102的主面平行的方向(图1(b)的与纸面垂直的方向)为左右方向，以 与基板102的主面垂直的方向(图1(b)的上下)为上下方向，电阻变化层106的前后的端 面覆盖第一配线107，电阻变化层106的前后的端面和第一配线107的前后的端面不在同 一面内，电阻变化层106的左侧的端面与第一配线107的左侧的端面如图1 (a)所示在同一 面内，电阻变化层106的右侧的端面与第一配线107的右侧的端面如图1(a)所示在同一面 内。此外，上述说明中，任一称为左，任一称为右。本阵列的特征，在第一配线107的下层形成多个电阻变化元件111，为有利于微细 化的设计。此外，图1 (f)为表示本发明实施方式1的非易失性半导体存储装置100的阵列化 的其他的结构例的平面图。与图1(c)的不同，是第二接触插头105、第二配线108在邻接的存储器单元112之 间共有这一点。共有能够缩小存储器单元112的面积，有利于微细化。接着，表示本发明的非易失性半导体存储装置100的动作例。首先，表示使电阻变化元件111的稳定保持的阻抗值变化，向非易失性半导体存 储装置100写入数据的情况。在此，为了使电阻变化层106的阻抗值变化必要的阈值电压 记为Vp0向第一配线107施加电压Vp，向第二配线108施加Vp的2倍的电压2Vp，向栅电 极IOle施加晶体管101为ON的规定电压。如此，电压2Vp经由第二接触插头105和晶体 管101，向电阻变化元件111的下部电极第一接触插头104传达电压2Vp。接着，向电阻变化元件111的第一接触插头104和上部电极的第一配线107之间 施加电压Vp，电阻变化层106的阻抗值变化，向电阻变化元件111写入新的数据。此外，向第一配线107施加电压Vp，向第二配线108施加OV电压，晶体管101为 0N，经由与上述同样的路径，向作为电阻变化元件111的上部电极的第一配线107和作为下 部电极的第一接触插头104之间施加电压-Vp，在电阻变化元件111上写入与上述可逆的数 据。接着，表示非易失性半导体存储装置100的数据的读出动作。向第一配线107施 加电压Vp，向第二配线108施加电压Vp和2Vp之间的大的电压(Vp+Δ V)，向栅电极IOle 施加规定电压，晶体管101为ON。如此，与上述同样，向电阻变化元件111施加比阈值电压 Vp小的电压Δν。这种情况下，电阻变化元件111的数据不变化，流过与电阻变化元件111 的稳定保持的阻抗值对应的电流。通过读取该电流，能够读取存储于电阻变化元件111的
13数据。根据上述结构，能够构成ITlR型的存储器单元112.，电阻变化元件111的下部电 极与第一接触插头104共用，上部电极与第一配线107共用，能够简化存储器单元的结构。 电阻变化层的106端面与第一配线107的端面共有(在同一面内)，在分别由不同的掩模形 成的情况下不需要多余的掩模，能够实现存储器单元的细微化。此外，电阻变化层106，能够 通过在通常的Si半导体工序中追加一个掩模形成，不会增加工序的工时，能够实现工程成 本降低的非易失性半导体存储装置。图2(a)到(d)是表示本实施方式1的非易失性半导体存储装置100的制造方法 的截面图。接着，使用图2(a)到(d)，对本实施方式1的非易失性半导体存储装置100的制造 方法进行说明。如图2所示的本实施方式1的制造方法，具备在形成有晶体管101的基板102上 形成第一层间绝缘层103的工序；形成第一接触插头104和第二接触插头105的工序；形成 电阻变化层106的工序；形成第一配线107的工序；形成第二配线108的工序。首先，如图2(a)所示，在形成第一层间绝缘层103的工序中，在形成有晶体管101 的基板102上形成覆盖晶体管101的第一层间绝缘层103。接着，如图2(b)所示，在第一接触插头104和第二接触插头105的形成工序中，贯 通该第一层间绝缘层103，在晶体管101的的漏极电极IOla或源极电极IOlb上形成第一接 触孔104a和第二接触孔105a，在第一接触孔104a和第二接触孔105a内形成第一接触插头 104和第二接触插头105。接着，如图2(c)所示，在电阻变化层106的形成工序中，完全覆盖第一接触孔 104a，形成电阻变化层106和电极层109。在该电极层109上，充分引出电阻变化层106的 功能，即作为容易电阻变化的电极，可以使用贵金属材料，例如钼层。电阻变化层106和电极层109，首先在层间绝缘层103上面正面堆积电阻变化材料 和电极材料，覆盖规定形状的掩模(光敏抗蚀剂)，通过蚀刻形成。如图2(d)所示，在形成配线层107和配线层108的工序中，通过形成作为覆盖电 阻变化层106和电极层109的至少一部分，除去电阻变化层106和电极层109的一部分用 的第一配线107的工序，和覆盖第二接触插头105的至少一部分形成第二配线108的工序， 能够制造非易失性半导体存储装置100。第一配线107和第二配线108，首先以在层间绝缘膜103的上面整面覆盖电阻变化 层106和电极层109的方式堆积配线材料，覆盖规定形状的掩模(光敏抗蚀剂等)，通过蚀 刻形成。此时，可以在形成第一配线107的同时连续进行电阻变化层106和电极层109的 蚀刻，也可以在形成第一配线107后除去光敏抗蚀剂，以第一配线107为掩模，进行电阻变 化层106和电极层109的蚀刻。第一配线107和第二配线108，可以通过同一工序同时形成。这种情况下，形成第 一配线107的工序也兼做第二配线108的工序。此外，第一配线107可以作为电阻变化层106的电极发挥作用，从制造方法简单化 的角度出发，不形成电极层109也可以。通过该方法，能够构成ITlR型的存储器单元112。电阻变化元件111的下部电极与第一接触插头104共用，上部电极与第一配线107共用，能够简化存储器单元112的结构。 此外，电阻变化层106，能够通过在通常的Si半导体工序、例如CMOS的制造工序中追加一个 掩模形成，不会增加工序的工时，能够实现工程成本降低的非易失性半导体存储装置100。必要的掩模的数目至少为一个的要素，是电阻变化层和第一配线，左右端面在同 一平面内。根据上述结构，第一配线(或者形成第一配线用的光敏抗蚀剂等的掩模)作为 掩模，能够决定电阻变化层的形状。即，第一配线(或者形成第一配线用的光敏抗蚀剂等的 掩模)也可以用作电阻变化层的掩模，消减必要的掩模数量。此外，如图15单独形成电阻变化层106的情况，为了可靠实现矩形形状，必须要充 分确保光敏抗蚀剂的紧密性。由此，元件的面积必须要达到某种程度大。本实施方式，电阻 变化层106在形成为线状的电阻变化材料和形成为线状的配线材料的交叉部分形成。形成 形成为线状的电阻变化材料的情况下，比矩形形状宽度窄。由此，如图15的结构，元件面积 能够变小。此外，如图2(c)所示，电阻变化层106和第一配线107之间形成由贵金属构成的 例如钼层。图3(a)和(b)表示从图2(c)和图2(d)的箭头X方向看扩大非易失性半导体存 储装置100的要部的平面图。但是，图3(a)表示图2(c)中电阻变化层106和电极层109上形成第一配线107， 从左右看没有完全除去电阻变化层106和电极层109的状态。如图3(a)所示，覆盖第一接触插头104，电阻变化层106和电极层109形成为长方 形，以与此正交的方式形成长方形形状的第一配线107。该第一配线107，例如由Al等的导 电性材料构成，该第一配线107作为掩模，除去电阻变化层106和电极层109的不需要的部 分，如图3(b)所示，能够制造微细化的电阻变化元件111。此外，电阻变化层106也可以由至少包括钽氧化物的材料构成。根据上述方法，具有动作的高速性、可以稳定的写入特性和良好的阻抗值的保持 特性，能够实现与通常的Si半导体工序亲和性高的制造工序。本发明的实施方式1的非易失性半导体存储装置100的结构例中，共有电阻变化 层106和第一配线107的端面(端面存在于同一面内)，由于制造时(蚀刻)的形状差异， 这些端面产生凹凸也没关系。此外，第一接触插头104和第晶体管的漏极电极101a、第二接 触插头105和晶体管的源极电极IOlb直接连接，其间配置接触插头等，电连接。[变形例A]图16(a)是表示本实施方式1的变形例A的非易失性半导体存储装置100A的结 构例的截面图。图16(b)是沿着图16(a)的截面图的点划线切割的截面图。说明与图1 (a)所示的非易失性半导体存储装置100的不同点。非易失性半导体存 储装置100的电极层109，从基板102的厚度方向看，与电阻变化层106具有同一形状(参 照图1(c))。与此相对，非易失性半导体存储装置100A的电极层109’，从基板102的厚度 方向看，与第一配线107具有同一形状，结构不同(参照图16(b))。S卩，第一配线107和电 极层109’，任一个均是在第一方向延伸形成，其宽度(第一方向为前后方向、基板的的厚度 方向为上下方向时的左右方向的宽度)相互相等。非易失性半导体存储装置100，每个存储器单元112电极层109分离。与此相对，非易失性半导体存储装置100A，多个存储器单元112共用电极层109’。根据这样的结构， 电极层的微细加工的自由度提高，更微细的单元容易阵列化。图17(a) (d)是表示本实施方式1的变形例A的非易失性半导体存储装置100A 的制造方法的截面图。说明与非易失性半导体存储装置100的制造方法的不同。图17(a) (b)与图2(a) (b)相同，省略详细说明。图17(c)是表示形成电阻变化层106的工序的图。该工序中，以完全覆盖第一接 触孔104a的方式(以完全覆盖第一接触插头104的上端面的方式)形成电阻变化层106。 在此，不形成电极层109，在层间绝缘层103的整面上堆积电阻变化材料后使用期望的掩模 进行蚀刻，只形成电阻变化层106。图17(d)是表示形成第一配线107和第二配线108的工序的图。该工序中，通过形 成作为用于覆盖电阻变化层106的至少一部分、除去电阻变化层106的一部分的掩模使用 的电极层109’和其上方的第一配线107的工序，和覆盖第二接触插头105的至少一部分， 同样形成电极层109’和其上方的第二配线108的工序，能够制造非易失性半导体存储装置 IOOA0电极层109’和第一配线107和第二配线108，首先，在层间绝缘层103的上面整 面，以覆盖电阻变化层106的方式，堆积电极材料和配线材料，覆盖规定形状的掩模(光敏 抗蚀剂等)通过蚀刻形成。此时，可以在形成第一配线107和电极层109’的同时连续进行 电阻变化层106的蚀刻，也可以在形成第一配线107和电极层109’之后，除去光敏抗蚀剂， 以第一配线107和电极层109’为掩模，进行电阻变化层106的蚀刻。第一配线107和第二配线108，可以在同一工序中同时平行形成。这种情况下，形 成第一配线107的工序兼做形成第二配线108的工序。形成第一配线107、第二配线108的情况下的基准面的台阶差变大，容易产生断 线等问题。因为使得阻抗变化用的电极材料的问题等不得不设置电极层109的情况下，图 1(b)所示的结构台阶差为电阻变化层106和电极层109的合计，而图17(d)仅为电阻变化 层106。本变形例，第一配线107、第二配线108的平版印刷工序中焦点深度提高，工序差异 降低，能够形成更微细的配线。图18(a)和图18(b)分别为从图17(c)和图17(d)的箭头X方向看扩大非易失性 存储装置100A的要部的平面图。但是，图18(a)表示图17(c)中电阻变化层106上形成电极层109’和第一配线 107，从左右看不完全除去电阻变化层106的状态。如图18(a)所示，覆盖第一接触插头104形成长方形形状的电阻变化层106，以与 此正交的方式形成长方形形状(短矩形状、线状)的第一配线107和电极层109’。该第一 配线107例如由Al等的导电性材料构成。该第一配线107为掩模除去电阻变化层106不 要的部分，能够制造图18(b)所示的电阻变化元件111A。[变形例B]图19(a)为表示本发明实施方式1的变形例B的非易失性半导体存储装置100B 的结构例的截面图。图19(b)为沿着图19(a)的截面图的点划线切割的截面图。说明与图1(a)所示的非易失性半导体存储装置100的不同。非易失性半导体存 储装置100的电极层109，从基板102的厚度方向看，与电阻变化层106具有同一形状(参
16照图1(c))。与此相对，非易失性半导体存储装置100B的电极层109”埋入填充层104，上 (第一接触孔104a内)，这点结构不同。即，电极层109”与填充层104’ 一起构成第一接触 插头。填充层104’，除了其上端面在第一接触孔104a的内部(比层间绝缘层103的上端面 低)这点外，与第一接触插头104用同样的材料和方法构成。图20(a) (d)是表示本实施方式1的变形例B的非易失性半导体存储装置100B 的制造方法的截面图。说明与非易失性半导体存储装置100的制造方法不同的内容。图 20(a)、(c)、(d)与图2的(a)、(c)、(d)同样，省略详细说明。在图20(b)的形成电极层109的工序中，例如通过蚀刻，在第一接触插头104和第 二接触插头105的上部形成凹部，形成填充部104，、105，。以完全填充填充部104，、105， 上的凹部的方式，堆积电极材料。再通过CMP法，除去第一层间绝缘层103上的电极材料， 形成填充凹部形状的电极层109”。填充部104’和电极层109”构成第一接触插头，填充部 105’和电极层109”构成第二接触插头。电阻变化层106完全覆盖第一接触插头的上端面 (电极层109”的上端面)。填充接触孔的导电体称为“接触插头”。接触插头可以为单层也可以为多层。接触 插头的上端面作为电阻变化型元件的下部电极发挥作用。根据以上制造方法，即使是缺乏化学反应性的材料，不使用蚀刻，使用CMP等的机 械研磨也可以图案化，具有提高电极层微细加工的自由度，容易形成更微细的单元的效果。图21 (a)和图21(b)分别是从图20(c)和图20(d)的箭头X的方向看扩大非易失 性半导体存储装置100B的要部的平面图。但是，图21 (a)表示图17(c)中电阻变化层106上形成第一配线107，从左右看不 完全除去电阻变化层106的状态。如图21(a)所示，覆盖第一接触插头(电极层109”)形成长方形形状的电阻变化 层106，以与此正交的方式形成长方形形状的第一配线107。该第一配线107例如由Al等 的导电性材料构成。该第一配线107为掩模除去电阻变化层106不要的部分，能够制造图 2Kb)所示的电阻变化元件111B。[变形例C]图22(a)为表示本发明实施方式1的变形例C的非易失性半导体存储装置100C 的结构例的截面图。图22(b)为沿着图22(a)的截面图的点划线切割的截面图。说明与图1(a)所示的非易失性半导体存储装置100的不同。非易失性半导体存 储装置100C，在电极层109、电阻变化层106的侧壁部(电极层109和电阻变化层106的前 后方向的端面部分)形成侧壁绝缘膜113，这点结构不同。非易失性半导体存储装置100C，为了形成侧壁绝缘膜113，缓和电极层109和电阻 变化层106的台阶差，第一配线107’难以在台阶差部断线。此外，第一配线107’的配线阻 抗的不均也能够降低。图23(a) (c)、图24 (a) (c)表示非易失性半导体存储装置100C的制造方法 的截面图。图24(a)、(b)、(c)分别为沿着图23(a)、(b)、(c)的截面图的点划线切割的截 面图。说明本实施方式1的非易失性半导体存储装置100C的制造方法。图23(a)和图 24(a)之前的工序，与图2(a)、(b)相同，省略说明。
图23(a)和图24(a)是表示形成电阻层109和电阻变化层106的工序的图。该工 序中，以完全覆盖第一接触孔104a (完全覆盖第一接触插头104的上端面)的方式形成电 阻变化层106和电极层109。图23(b)和图24(b)是表示形成侧壁绝缘膜113的工序的图。 该工序中，以完全覆盖电极层109和电阻变化层106的方式在层间绝缘层103的上面整面 上形成绝缘膜，对整面进行蚀刻，在电极层109和电阻变化层106构成的台阶差的侧壁部形 成侧壁绝缘膜113。图23(c)和图24(c)是表示形成第一配线层107，和第二配线层108的工序的图。 该工序中，通过覆盖电阻变化层106和电极层109和侧壁绝缘膜113的至少一部分，形成作 为除去电阻变化层106和电极层109和侧壁绝缘膜113的一部分用的掩模的第一配线107’ 的工序，和覆盖第二接触插头105的至少一部分形成第二配线108的工序，能够制造非易失 性半导体存储装置100C。第一配线107’和第二配线108，首先，在层间绝缘层103上面整面以覆盖电阻变化 层106和电极层109的方式，堆积配线材料，覆盖规定形状的掩模(光敏抗蚀剂)，通过蚀 刻形成。此时，可以与形成第一配线107’同时连续进行电阻变化层106和电极层109的蚀 刻，也可以在形成第一配线107’之后除去光敏抗蚀剂，将第一配线107’作为掩模，进行电 阻变化层106和电极层109的蚀刻。第一配线107’和第二配线108，可以在同一工序中同时平行形成。这种情况下，形 成第一配线107，的工序兼做形成第二配线108的工序。以上制造方法，降低电阻变化层106和电极层109的台阶差，在形成第一配线 107’、第二配线108时的平版印刷工序中，第一配线107’在台阶差部难以断线。此外，能够 降低第一配线107’的配线阻抗的差异。图25 (a)和图25(b)分别为从图23(b)和图23(c)的箭头X方向看扩大非易失性 存储装置100C的要部的平面图。但是，图25(a)表示图23(b)中电阻变化层106和电极层109上形成第一配线 107’，从左右看不完全除去电阻变化层106和电极层109的状态。如图25(a)所示，覆盖第一接触插头104形成长方形形状的电阻变化层106和电 极层109，以与此正交的方式形成长方形形状(短矩形状、线状)的第一配线107’。该第一 配线107’例如由Al等的导电性材料构成。该第一配线107 ‘为掩模除去电阻变化层106 和电极层109不要的部分，能够制造图25(b)所示的微细化的电阻变化元件111C。(实施方式2)图4为表示本发明实施方式2的非易失性半导体存储装置200的结构例的截面 图。如图4所示，本实施方式2的非易失性半导体存储装置200，具备形成有晶体管 101的基板102 ；在该基板102上覆盖晶体管101形成的第一层间绝缘层103 ；贯通该第一 层间绝缘层103形成的、与晶体管101的漏极电极IOla或源极电极IOlb电连接的第一接 触插头104或第二接触插头105。非易失性半导体存储装置200具备覆盖第一接触插头 104的至少一部分形成的第一配线201 ；在第一配线201上形成、与第一配线201相同形状 的第一电阻变化层202 ；覆盖第二接触插头105的至少一部分形成的第二配线203 ；在第二 配线203上形成、与第二配线203相同形状的第二电阻变化层204 ；覆盖第一配线201和第二配线203、在第一层间绝缘层103上形成的第二层间绝缘层205。非易失性半导体存储装 置200，具备贯通第二层间绝缘层205在第一电阻变化层202上形成的第三接触插头206 ； 贯通第二层间绝缘层205和第二电阻变化层204、在第二配线203上形成的第四接触插头 207 ；覆盖第三接触插头206和第四接触插头207，在第二层间绝缘层205上形成的第三配 线208和第四配线209。该结构中，电阻变化元件210，由作为下部电极的第一配线201、第一电阻变化层 202、作为上部电极的第三接触插头206形成。根据上述结构，能够构成ITlR型的存储器单元211，电阻变化元件210的下部电极 与第一配线201共用，上部电极与第三接触插头206共用，能够简化存储器单元211、微细 化。此外，本实施方式2的非易失性半导体存储装置200，进行与实施方式1所述的非 易失性半导体存储装置100相同的动作，省略动作例的说明。图5(a)到(c)和图6(a)、(b)是表示本实施方式2的非易失性半导体存储装置 200的制造方法的截面图。使用图5(a)到(c)和图6(a)、(b)，说明本实施方式2的非易失 性半导体存储装置200的制造方法。如图5和图6所示，本实施方式2的制造方法，包括在形成有晶体管101的基板 102上形成第一层间绝缘层103的工序；形成第一接触插头104和第二接触插头105的工 序；形成第一配线层和电阻变化层的工序；形成第一配线201和第二配线203、以及与他们 同形状的第一电阻变化层202和第二电阻变化层204的工序；形成第二层间绝缘层205的 工序；形成第三接触插头206的工序；形成第四接触插头207的工序；形成第三配线208和 第四配线209的工序。首先，如图5(a)所示，在形成第一层间绝缘层103的工序中，覆盖晶体管101，在基 板102上形成第一层间绝缘层103。接着，如图5(b)所示，在形成第一接触插头104和第二接触插头105的工序中，贯 通第一层间绝缘层103，在晶体管101的漏极电极IOla和源极电极IOlb上形成第一接触孔 104a和105a，然后埋入导电体，形成第一接触插头104和第二接触插头105。接着，如图5(c)所示，在形成第一配线层和电阻变化层的工序中，覆盖第一接触 插头104和第二接触插头105，在第一层间绝缘层103上堆积构成第一配线层和电阻变化 层的薄膜。在形成第一配线201和第二配线203以及与他们同形状的第一电阻变化层202 和第二电阻变化层204的工序中，在第一接触插头104上相互分离形成第一配线201和第 一电阻变化层202、在第二接触插头105上相互分离形成第二配线203和第二电阻变化层 204。接着，如图6(a)所示，在形成第二层间绝缘层205的工序中，覆盖第一配线201和 第二电阻变化层202以及第二配线203和第二电阻变化层204，在第一层间绝缘层103上形 成第二层间绝缘层205。图6(b)表示形成第三接触插头206的工序、形成第四接触插头207的工序、和形 成第三配线208和第四配线209的工序。贯通第二层间绝缘层205，在第一电阻变化层202 上形成第三接触孔206a、贯通第二层间绝缘层205和第二电阻变化层204、在第二配线203 上形成第四接触孔207a。此外，贯通第二电阻变化层204的一部分的孔的形成中，第四接触孔207a与第三接触孔206a同时形成直到到达第一电阻变化层202和第二电阻变化层204 的深度，之后将这样形成的第四接触孔207开口作为掩模使用。 在这些第三接触孔206a和第四接触孔207a中分别埋入导电体材料，形成第三接 触插头206和第四接触插头207。 覆盖第三接触插头206和第四接触插头207，在第二层间绝缘层205上分别分离形 成第三配线208和第四配线209。根据上述方法，制造包括电阻变化元件210和晶体管101构成的ITlR型存储器单 元211的非易失性半导体存储装置200。此时，作为存储器单元211的配线的第一配线201， 与作为存储器驱动部和周边电路的配线利用的第二配线203在同一工序中同时形成，能够 实现工序的简略化。此外，电阻变化元件210，以第一配线201为下部电极，以第三接触插头206为上部 电极，夹持第一电阻变化层202而形成，能够使得存储器单元211的结构简单化、微细化。此外，电阻变化层能够在通常的Si半导体工序中只追加孔形成用的1个掩模而形 成，不会增加工序的工时数。能够实现高集成化、高速化和低电力化，并且能够简化制造工 序、缩短制造时间、消减制造成本。此外，如果将第四接触孔207a的尺寸设定的比第三接触孔206a大，会产生尺寸越 大蚀刻速度越大的全面蚀刻的特征，能够同时形成不同深度的第三接触孔206a和第四接 触孔207a。这种情况下，不需要追加掩模，能够实现成本更低的非易失性半导体存储装置。在此，第一电阻变化层202也可以由至少包括钽氧化物的材料构成。根据这样的结构，能够实现具有动作的高速性、可逆稳定的写入特性和良好的阻 抗值的保持特性、与通常的Si半导体工序的亲和性高的制造程序。本发明实施方式2的非易失性半导体存储装置200的结构例中，第一接触插头104 和晶体管的漏极电极101a、第二接触插头105和晶体管的源极电极IOlb分别直接连接，但 是在其间配置配线、接触插头等，电连接也可以。(实施方式3)图7为表示本发明实施方式3的非易失性半导体存储装置300的结构例的截面 图。如图7所示，本实施方式3的非易失性半导体存储装置300，具备形成有晶体管 101的基板102 ；在该基板102上覆盖晶体管101形成的第一层间绝缘层103 ；贯通该第一 层间绝缘层103形成的、与晶体管101的漏极电极IOla或源极电极IOlb电连接的第一接 触插头301或第二接触插头302。非易失性半导体存储装置300具备覆盖第一接触插头 301的至少一部分形成的第一配线303 ；覆盖第二接触插头302的至少一部分形成的第二配 线304 ；在第一接触孔301a内的底部和侧壁上夹持于第一接触插头301和第一层间绝缘层 103以及漏极电极IOla或源极电极IOlb之间的电阻变化层305。根据该结构，制造包括电阻变化元件306和晶体管101构成的ITlR型的存储器单 元307的非易失性半导体存储装置300。此时，作为存储器单元307的配线的第一配线303， 与作为存储器驱动部和周边电路的配线利用的第二配线304在同一工序中同时形成，能够 实现工序的简略化。此外，电阻变化元件306，以漏极电极IOla为下部电极，以第一接触插头301和第
20一配线303为上部电极，夹持电阻变化层305而形成，存储器单元307的结构简单化、微细 化。此外，电阻变化层305的底部，不会在CMP或干蚀刻等的加工中曝光，能够可靠防止等 离子体损伤、气体或泥浆带来的损伤、还原等的影响。此外，电阻变化层305，邻接第一接触 孔301a内的底部和侧壁、微细化、集成化而形成，能够只在通常的Si半导体工序中追加1 个掩模而成。因此，不会增加非易失性半导体存储装置300的制造工序的工时。由此，能够 进一步微细化非易失性半导体存储装置300，能够实现高集成化、高速化、低电力化，能够使 制造工序简单、制造时间缩短、制造成本消减。此外，本实施方式3的非易失性半导体存储装置300，与实施方式1已述的非易失 性半导体存储装置100进行同样的动作，省略动作例的说明。图8(a)到(c)和图9(a)、(b)是表示本实施方式3的非易失性半导体存储装置 300的制造方法的截面图。使用图8(a)到(c)和图9(a)、(b)，说明本实施方式3的非易失 性半导体存储装置300的制造方法。如图8和图9所示，本实施方式3的制造方法，包括在形成有晶体管101的基板 102上形成第一层间绝缘层103的工序；在第一接触孔内形成电阻变化层305和第一接触 插头301的工序；形成第二接触插头302的工序；形成第一配线层303和第二配线304的工序。首先，如图8 (a)所示，在形成第一层间绝缘层103的工序中，覆盖晶体管101、在基 板102上形成第一层间绝缘层103。接着，如图8(b)所示，在形成第一电阻变化层305的工序中，贯通第一层间绝缘层 103，在晶体管101的漏极电极IOla上形成第一接触孔301a、在电阻变化层整面成膜，通过 CMP或蚀刻除去第一层间绝缘层103上的电阻变化层，在第一接触孔301a的底部和侧壁上 形成电阻变化层305。如图8(c)所示，在形成第一接触插头301的工序中，在第一接触孔301a和电阻变 化层305的内侧埋入导电体，形成第一接触插头301。接着，如图9(a)所示，在形成第二接触插头302的工序中，贯通第一层间绝缘层 103，在晶体管101的源极电极IOlb上形成第一接触孔302a，埋入导电体，形成第二接触插 头 302。图9(b)表示形成第一配线303和第二配线304的工序。覆盖电阻变化层305和 第一接触插头301的至少一部分分离形成第一配线303，覆盖第二接触插头302的至少一部 分，分离形成第二配线304。根据这样的方法，能够构成ITlR型的存储器单元，电阻变化元件的下部电极与漏 极电极IOla共用，上部电极与第一配线303和第一接触插头301共用，能够使得存储器单 元的结构简单化、微细化。此外，电阻变化层，能够在通常的Si半导体工序中只追加1个掩 模形成，能够实现不增加工序的工时、降低工序成本的非易失性半导体存储装置。此外，电阻变化元件306，以漏极电极IOla为下部电极，以第一配线303和第一接 触插头301为上部电极，夹持电阻变化层305而形成，能够使得存储器单元307的结构简单 化、微细化。此外，电阻变化层能够在通常的Si半导体工序中只追加1个掩模形成不会增 加工序的工时数。由此，能够实现进一步微细化的非易失性半导体存储装置300，能够高集 成化、高速化、低电力化，制造工序简单、制造时间缩短、制造成本消减。
在此，电阻变化层305，也可以由至少包括钽氧化物的材料构成。根据这样的结构，能够实现具有动作的高速性、可逆稳定的写入特性和良好的阻 抗值的保持特性、与通常的Si半导体工序的亲和性高的制造程序。本发明实施方式3的非易失性半导体存储装置300的结构例中，电阻变化层305 和晶体管的漏极电极101a、第二接触插头302和晶体管的源极电极IOlb分别直接连接，但 是在其间配置配线、接触插头等，电连接也可以。(实施方式4)图10是表示本发明实施方式4的非易失性半导体存储装置400的结构例的截面 图。如图10所示，本实施方式4的非易失性半导体存储装置400，具备形成有晶体管 101的基板102 ；在该基板102上覆盖晶体管101形成的第一层间绝缘层103 ；在第一层间 绝缘层103上形成的电阻变化层401 ；贯通第一层间绝缘层103形成的、与晶体管101的漏 极电极IOla或源极电极IOlb点连接的第一接触插头402。非易失性半导体存储装置400 具备贯通第一层间绝缘层103和电阻变化层401形成的、与晶体管101的源极电极IOlb 或漏极电极IOla电连接的第二接触插头403 ；覆盖第一接触插头402上的电阻变化层401 的至少一部分形成的第一配线404 ；覆盖第二接触插头403的至少一部分形成的第二配线 405。在此，表示贯通电阻变化层401和第一层间绝缘膜103形成第二接触插头，该第二 接触插头403上连接第二配线405的结构。但是，形成第一接触插头402和第二接触插头403之后，覆盖这些，在第一层间绝 缘层103上形成电阻变化层401，除去第二接触插头403上的电阻变化层401的一部分，在 电阻变化层401上形成贯通孔。向该贯通孔埋入火花塞电极材料，平坦化，之后在其上分别 分离形成第一配线404和第二配线405，能够制造非易失性半导体存储装置400。图10所示的非易失性半导体存储装置400中，电阻变化元件406，第一配线404为 上部电极，第一接触插头402为下部电极，通过该上部电极和下部电极夹持电阻变化层401 而形成，存储器单元407，通过该电阻变化元件406和晶体管101而构成ITlR型。根据该结构，电阻变化元件406的下部电极与第一接触插头402共用，上部电极与 第一配线404共用，能够使存储器单元407的结构简单化、微细化。因此，第一接触插头402 不贯通电阻变化层401构成电阻变化元件406。电阻变化层401形成平坦的部分，只是将成 膜的不均估计在内即可，能够降低单元阻抗的不均。再者，电阻变化元件附近的电阻变化层 不会在CMP或干蚀刻等加工中曝光，因此能够可靠防止等离子体损伤、气体或泥浆带来的 损伤、还原等的影响。此外，电阻变化层401能够在通常的Si半导体工序中追加一个掩模形 成，不会增加工序的工时数，能够实现能够降低工序成本的非易失性半导体存储装置400。由此，能够实现非易失性半导体存储装置400的微细化，能够实现高集成化、高速 化和低电力化，制造工序简单、制造时间缩短，制造成本消减。此外，本实施方式4的非易失性半导体存储装置400，与实施方式1已述的非易失 性半导体存储装置100进行同样的动作，省略对动作例的说明。图11(a)到(c)和图12(a)、(b)是表示本实施方式4的非易失性半导体存储装置 400的制造方法的截面图。使用图11(a)到(c)和图12(a)、(b)，说明本实施方式4的非易失性半导体存储装置400的制造方法。如图11和图12所示，本实施方式4的制造方法，包括在形成有晶体管101的基 板102上形成第一层间绝缘层103的工序；形成第一接触插头402的工序；形成电阻变化层 401的工序；形成第二接触插头403的工序；形成第一配线层404和第二配线405的工序。首先，如图11(a)所示，在形成第一层间绝缘层103的工序中，覆盖晶体管101、在 基板102上形成第一层间绝缘层103。接着，如图11(b)所示，在形成第一接触插头402的工序中，贯通第一层间绝缘层 103，在晶体管101的漏极电极IOla上形成第一接触孔402a，然后，形成第一接触插头402。接着，如图11(c)所示，在形成电阻变化层401的工序中，覆盖第一接触插头402， 在第一层间绝缘层103堆积电阻变化层401。接着，如图12(a)所示，在形成第二接触插头403的工序中，贯通电阻变化层401 和第一层间绝缘层103，在晶体管101的源极电极IOlb上形成第二接触孔403a，埋入导电 体，形成第二接触插头403。图12 (b)表示形成第一配线404和第二配线405的工序。覆盖第一接触插头402 的至少一部分形成第一配线404，覆盖第二接触插头403的至少一部分，形成第二配线405。根据这样的方法，能够制造包括电阻变化元件406和晶体管101构成的ITlR型存 储器单元407的非易失性半导体存储装置400。电阻变化元件407，第一接触插头402为下 部电极，第一配线404为上部电极，夹持电阻变化层401而形成，能够使得存储器单元407 的结构简单化、微细化。此外，电阻变化层，能够在通常的Si半导体工序中只追加1个掩模 形成，能够实现不增加工序的工时、进一步微细化的非易失性半导体存储装置400，能够高 集成化、高速化、低电力化，制造工序简单、制造时间缩短、制造成本消减。在此，电阻变化层401，也可以由至少包括钽氧化物的材料构成。根据这样的结构，能够实现具有动作的高速性、可逆稳定的写入特性和良好的阻 抗值的保持特性、与通常的Si半导体工序的亲和性高的制造程序。本发明实施方式4的非易失性半导体存储装置400的结构例中，第一接触插头402 和晶体管的漏极电极101a、第二接触插头403和晶体管的源极电极IOlb分别直接连接，但 是在其间配置配线、接触插头等，电连接也可以。(实施方式5)图13是表示本发明实施方式5的非易失性半导体存储装置500的结构例的框图。 此外，图14是表示图13所示的C部的结构(2位线分的结构)的扩大截面图。本实施方式5的非易失性半导体装置500，例如，是具备实施方式1的非易失性半 导体存储装置100的非易失性半导体装置500，具备存储器阵列，该存储器阵列具备在基 板上相互平行、例如形成为条状的多个字线；在该多个字线的上方与基板的主面平行的面 内形成相同的条状、与多个字线立体交叉形成的多个位线；对应于多个字线和多个位线的 立体交叉点设置的电阻变化元件。如图13所示的本实施方式5的非易失性半导体装置500，在半导体基板上具备存 储器本体部501，该存储器本体部501具备存储器阵列502、行选择电路/激励器503 ；列 选择电路504、用于数据写入的写入电路505、检测选择位线流过的电流量、判定数据的读 出放大器506、通过端子DQ进行输出输入数据的输入输出处理的数据输入输出电路507。
存储器阵列502，具备在基板上形成、相互交叉排列的多个字线WLO、WL1、WL2和 位线BL0、BL1、BL2 ；对应于这些字线WL0、WL1、WL2和位线BL0、BL1、BL2的交点分别设置的 多个晶体管 T11、T12、T13、T21、T22、T23、T31、T32、T33(以下，称为“晶体管 Τ11、Τ12 …”)， 与晶体管Τ11、Τ12…1对1设置的多个电阻变化元件Μ11、Μ12、Μ13、Μ21、Μ22、Μ23、Μ31、Μ32、 Μ33 (以下，称为“电阻变化元件Ml 1、Μ12…，，)。此外，存储器阵列502具备与字线WLO、WL1、WL2平行排列的多个板线PLO、PLU PL2。如图13所示，在字线WLO、WL1、WL2的上方配置位线BL0，在该字线WLO、WLU WL2 和位线BLO之间，配置板线PLO、PL1、PL2。在此，图13的电阻变化元件Μ11，与图14的电阻变化元件Mll相当，该Mll由作为 上部电极的第一配线515、由贵金属构成的电极层514、电阻变化层513和作为下部电极的 第一接触插头511构成。图14的晶体管101和电阻变化元件Mll构成存储器单元516。此外，晶体管101 通过第二接触插头517、第二配线518和第三接触插头519，与字线BLO电连接。接着，说明其动作。从外部电路(未图示)接受地址信号，基于该地址信号，将行 地址信号输出到行选择电路/激励器503，同时，将列地址信号输出到列选择电路504。在 此，地址信号为表示从包括多个电阻变化元件Mil、Μ12…的存储器单元516中选择的特定 的存储器单元516的地址信号。此外，行地址信号为表示地址信号中所示的地址中的行的 地址的信号，列地址信号为表示地址信号中所示的地址中的列的地址的信号。从外部输入的控制信号(未图示)，在数据写入循环中，对应于输入数据输入输出 电路507的输入数据Din，向写入电路505输出指示写入用电压的写入信号。另一方面，在 数据读出循环中，控制信号，向列选择电路504输出指示读出用电压的读出信号。行选择电路/激励器503，接受从地址信号输出的行地址信号，对应于该行地址信 号，选择多个字线WLO、WL1、WL2的任一个，对应于该选择的字线，施加规定电压。此外，列选择电路504，接受从地址信号输出的列地址信号，对应于该列地址信号， 选择多个位线BLO、BLU BL2的任一个，对应于该选择的位线，施加写入用电压或读出用电 压。写入电路505，在控制信号为写入信号的情况下，相对于列选择电路504选择的位 线，输出指示写入用电压的施加的信号。此外，读出放大器506，在数据的读出循环中，检测作为读出对象的选择位线流过 的电流量，判定数据“1”或“0”。由该结果得到的输出数据Do，通过数据输入输出电路507， 输出到外部电路。此外，本实施方式5，使用实施方式1的非易失性半导体存储装置100进行说明，使 用实施方式2到4的非易失性半导体存储装置200、300、400也可以。从上说明，本领域的技术人员可以明了本发明的多种改良和其他的实施方式。因 此，上述说明实施作为示例进行解释，是以教示本领域的技术人员为目的提供的执行本发 明的最优方式。不脱离本发明的精神，能够对该结构和/或功能的详细进行实质的变更。工业实用性本发明的非易失性半导体存储装置，集成化程度高，低电力并且能够告诉动作，而且具有稳定的写入和读出特性，作为在数字家电、存储卡片、便携式电话和个人计算机等的 各种电子机器中使用的非易失性半导体存储装置有用。
权利要求
一种非易失性半导体存储装置，其特征在于，包括形成有晶体管的基板；在所述基板上覆盖所述晶体管而形成的第一层间绝缘层；在所述第一层间绝缘层上形成的、与所述晶体管的漏极电极或源极电极电连接的第一接触插头或第二接触插头；覆盖所述第一接触插头的至少一部分而形成的电阻变化层；在所述电阻变化层上形成的第一配线；和覆盖所述第二接触插头的至少一部分而形成的第二配线，所述电阻变化层的端面和所述第一配线的端面在同一面内。
2.一种非易失性半导体存储装置，其特征在于，包括形成有具有第一主电极、第二主电极和控制电极的晶体管的基板； 在所述基板上以覆盖所述晶体管的方式形成的第一层间绝缘层； 贯通所述第一层间绝缘层与所述第一主电极电连接而形成的第一接触插头； 覆盖所述第一接触插头的上端面的至少一部分而形成的电阻变化层；和 在所述电阻变化层上沿着第一方向而形成的第一配线，所述第一方向为前后方向，与所述第一方向垂直且与所述基板的主面平行的方向为左 右方向时，所述电阻变化层的前后的端面与所述第一配线的端面不在同一面内，所述第一 配线的左侧的端面与所述电阻变化层的左侧的端面在同一面内，所述第一配线的右侧的端 面和所述电阻变化层的右侧端面在同一面内。
3.如权利要求1或2所述的非易失性半导体存储装置，其特征在于所述第一配线，在与所述电阻变化层接触的面上具备至少由贵金属构成的电极层。
4.如权利要求3所述的非易失性半导体存储装置，其特征在于 所述贵金属由钼构成。
5.一种非易失性半导体存储装置，其特征在于，包括 形成有晶体管的基板；在所述基板上覆盖所述晶体管而形成的第一层间绝缘层；在所述第一层间绝缘层上形成的、与所述晶体管的源极电极或漏极电极电连接的第一 接触插头或第二接触插头；覆盖所述第一接触插头的至少一部分而形成的第一配线； 在所述第一配线上形成的、与所述第一配线具有同一端面的第一电阻变化层； 覆盖所述第二接触插头的至少一部分而形成的第二配线； 在所述第二配线上形成的、具有与所述第二配线同一端面的第二电阻变化层； 覆盖所述第一配线、所述第二配线、所述第一电阻变化层、所述第二电阻变化层而在所 述第一层间绝缘层上形成的第二层间绝缘层；贯通所述第二层间绝缘层而在所述第一电阻变化层上形成的第三接触插头； 贯通所述第二层间绝缘层和所述第二电阻变化层而在所述第二配线上形成的第四接 触插头；和覆盖所述第三接触插头和所述第四接触插头而在所述第二层间绝缘层上形成的第三 配线和第四配线。
6.一种非易失性半导体存储装置，其特征在于，包括 形成有晶体管的基板；在所述基板上覆盖所述晶体管而形成的第一层间绝缘层；在所述第一层间绝缘层上形成的、与所述晶体管的漏极电极或源极电极电连接、在所 述第一接触孔内形成的第一接触插头；在所述第一层间绝缘层上形成的、与所述晶体管的漏极电极或源极电极电连接、在所 述第二接触孔内形成的第二接触插头；覆盖所述第一接触插头的至少一部分而形成的第一配线； 覆盖所述第二接触插头的至少一部分而形成的第二配线；和在所述第一接触孔内的底部和侧壁上、夹在所述第一接触插头和所述第一层间绝缘层 之间、与所述漏极电极或所述源极电极电连接的电阻变化层。
7.如权利要求1 6中任一项所述的非易失性半导体存储装置，其特征在于 所述电阻变化层由至少包括钽氧化物的材料构成。
8.一种非易失性半导体存储装置的制造方法，其特征在于，包括在形成有晶体管的基板上覆盖所述晶体管而形成第一层间绝缘层的工序； 贯通所述第一层间绝缘层、在所述晶体管的漏极电极或源极电极上形成第一接触孔和 第二接触孔、在所述第一接触孔和所述第二接触孔内形成第一接触插头和第二接触插头的 工序；覆盖所述第一接触插头的至少一部分而形成电阻变化层的工序；和 除去所述电阻变化层的至少一部分，并且形成覆盖所述电阻变化层的至少一部分的第 一配线和覆盖所述第二接触插头的至少一部分的第二配线的工序。
9.一种非易失性半导体存储装置的制造方法，其特征在于，包括在形成有晶体管的基板上覆盖所述晶体管而形成第一层间绝缘层的工序； 贯通所述第一层间绝缘层、在所述晶体管的漏极电极或源极电极上形成第一接触孔或 第二接触孔，在所述第一接触孔和所述第二接触孔内形成第一接触插头和第二接触插头的 工序；覆盖所述第一接触插头的至少一部分、形成所述第一配线层和与所述第一配线层具有 同一端面的第一电阻变化层，覆盖所述第二接触插头的至少一部分、形成所述第二配线层 和与所述第二配线层具有同一端面的第二电阻变化层的工序；覆盖所述第一配线和所述第一电阻变化层以及所述第二配线和所述第二电阻变化层、 在所述第一层间绝缘层上形成第二层间绝缘层的工序；贯通所述第二层间绝缘层在所述第一电阻变化层上形成第三接触插头的工序； 贯通所述第二层间绝缘层和所述第二电阻变化层、在所述第二配线上形成第四接触插 头的工序；和覆盖所述第三接触插头和所述第四接触插头上，在所述第二层间绝缘层上形成第三配 线和第四配线的工序。
10.一种非易失性半导体存储装置的制造方法，其特征在于，包括在形成有晶体管的基板上覆盖所述晶体管而形成第一层间绝缘层的工序； 贯通所述第一层间绝缘层，在所述晶体管的漏极电极或源极电极上形成第一接触孔的工序；在所述第一接触孔内的底部和侧壁上形成所述电阻变化层的工序；在所述第一接触孔的所述电阻变化层的内侧形成第一接触插头的工序；贯通所述第一层间绝缘层，在所述晶体管的漏极电极或源极电极上形成第二接触孔的工序；在所述第二接触孔内形成第二接触插头的工序；和形成覆盖所述电阻变化层的至少一部分的第一配线、覆盖所述第二接触插头的至少一 部分的第二配线的工序。
全文摘要
一种非易失性半导体存储装置(100)，包括形成有晶体管(101)的基板(102)；在所述基板上覆盖所述晶体管形成的第一层间绝缘层(103)；在所述第一层间绝缘层上形成、与所述晶体管的漏极电极(101a)或源极电极(101b)电连接的第一接触插头(104)或第二接触插头(105)；覆盖所述第一接触插头的至少一部分形成的电阻变化层(106)；在所述电阻变化层上形成的第一配线(107)；和覆盖所述第二接触插头的至少一部分形成的第二配线(108)，所述电阻变化层的端面和所述第一配线的端面在同一面内。
文档编号H01L45/00GK101946321SQ200980104930
公开日2011年1月12日 申请日期2009年2月9日 优先权日2008年2月12日
发明者三河巧, 二宫健生, 川岛良男, 有田浩二 申请人:松下电器产业株式会社