横向双扩散金属氧化物半导体晶体管的制造方法

专利名称：横向双扩散金属氧化物半导体晶体管的制造方法
技术领域：
本发明涉及半导体器件领域。更具体的说，依据本发明的实施例涉及横向双扩散 金属氧化物半导体晶体管(LDMOS)。
背景技术：
电压调节器，例如DC-DC直流-直流电压转换器，用于为各种各样的电子系统提供 稳定的电压源。低压设备(如笔记本电脑、手机等)的电池管理尤其需要高效率的DC-DC 直流-直流变换器。开关型电压调节器通过把输入直流电压转换成高频电压，然后再对其 进行滤波而产生直流输出电压。具体来说，开关调节器包括一个开关、一个输出滤波器和一 个控制器，所述开关用以使直流输入电压源(如电池)和负载(如集成电路IC)交替性的 连接和断开连接。所述输出滤波器典型地包括一个电感和电容，连接到输入电压源和负载 之间，以对输出进行滤波，进而提供直流输出电压。所述控制器(如脉宽调节器，脉冲频率 调节器等)用以控制所述开关以获得基本恒定的直流输出电压。横向双扩散金属氧化物半导体(LDMOS)晶体管由于其在导通电阻(Rds。n)和漏源 击穿电压(BVds)之间的平衡性能而广泛应用于开关型调节器中的功率开关，而CMOS晶体管 则广泛应用于控制和驱动设计。在一片硅片上集成LDMOS和CMOS的半导体制造工艺，例如 Bra(Bip0Iar-CMOS-DMOS)工艺，可以实现功率型调节器的单片集成以达到较好的性能，所 述功率调节器包括功率开关、驱动器和控制器。漏极和体区域的形成和优化是制造LDMOS晶体管的关键工艺步骤。传统的制造 LDMOS晶体管的方法，其漏极区域和体区域与CMOS晶体管不共享工艺步骤，这增加了 BCD工 艺的总步骤以及相关的制造成本。另外，为了达到漏极区域和体区域的最优化而增加的热 处理工艺打断了 CMOS工艺流程，从而增加了 B⑶工艺的集成复杂性。

发明内容
针对上述缺陷，本发明的目的是提供一种横向双扩散金属氧化物半导体晶体管， 以及其制造方法和应用，以解决现有技术的工艺复杂、成本过高等问题。依据本发明实施例的一种横向双扩散金属氧化物半导体晶体管的制造方法，所述 LDMOS晶体管的基底上具有源极区域、漏极区域和栅极区域，包括，(1)将ρ型掺杂物注入所述基底的一表层以形成ρ型掩埋层区域，将η型掺杂物注 入所述基底的所述表层以形成η型掩埋层区域；(2)在所述η型掩埋层和ρ型掩埋层区域生长η型外延层；(3)将ρ型掺杂物注入所述基底的所述表层以在所述ρ型掩埋层区域上形成P型 掺杂深P阱区域；(4)在所述η型外延层区域形成一阱区域；(5)在所述源极区域注入掺杂物以形成一掺杂体区域；(6)在所述掺杂体区域形成后，形成一有源区域和一场氧化层区域，以实现所述晶体管的隔离，并且在所述晶体管的所述源极区域和所述漏极区域之间形成漏极氧化层；(7)在所述掺杂体区域形成后，形成靠近所述源极区域和所述漏极区域的栅极氧 化层，并且使用导电材料涂覆所述栅极氧化层和一部分所述漏极氧化层以形成栅极；(8)在所述漏极和源极区域注入掺杂物以形成掺杂漏极区域、第一掺杂源极区域 和第二掺杂源极区域。依据本发明实施例的另一横向双扩散金属氧化物半导体晶体管的制造方法，所述 晶体管在基底上具有源极区域、漏极区域和栅极区域，包括，(1)在所述基底的一表层注入ρ型掺杂物以形成ρ型掩埋层区域，在所述基底的所 述表层注入η型掺杂物以形成η型掩埋层区域；(2)在所述η型掩埋层和ρ型掩埋层区域生长η型外延层；(3)在所述基底的所述表层注入ρ型掺杂物以在所述PBL区域上形成ρ型掺杂深 P阱区域；(4)在所述η型外延层层形成一阱域；(5)形成一有源区域和一场氧化层区域，以实现所述晶体管的隔离，并且在所述晶 体管的所述源极区域和所述漏极区域之间形成一漏极氧化层；(6)形成靠近所述源极区域和所述漏极区域的栅极氧化层，使用导电材料涂覆所 述栅极氧化层和部分漏极氧化层以形成栅极；(7)在所述场氧化层、有源区域和栅极氧化层形成后，在所述源极区域注入掺杂物 以形成一掺杂体区域；(8)在所述漏极区域和所述源极区域注入掺杂物以形成一掺杂漏极区域、第一掺 杂源极区域和第二掺杂源极区域。依据本发明实施例的一种在基底上具有源极区域、漏极区域和栅极区域的横向双 扩散金属氧化物半导体晶体管，包括，(1)基底上的ρ型掩埋层区域和η型掩埋层区域，所述P型掩埋层区域和η型掩埋 层区域相邻，或者有间距；(2)在所述ρ型掩埋层区域和所述η型掩埋层区域上的η型外延层；(3)在所述ρ型掩埋层区域上的ρ型掺杂深ρ阱区域；(4)在所述η型外延层内的一阱区域；(5) 一场氧化层区域，以实现所述晶体管的隔离；(6)所述晶体管的所述源极区域和所述漏极区域之间的漏极氧化层；(7)邻近所述源极区域和所述漏极区域的栅极氧化层；(8)所述栅极氧化层和部分漏极氧化层上的导电栅极；(9)所述源极区域内的掺杂体区域，所述掺杂体区域与所述阱区域部分重叠；(10)所述漏极区域内的掺杂漏极区域；(11)在所述掺杂体区域的所述源极区域内相邻的第一掺杂源极区域和第二掺杂 源极区域。依据本发明的实施例可以方便的实现(1)在LDMOS和CMOS结构或者器件之间 共用阱，从而以简化制造工艺，减小总的制造成本；(2)在场氧化层/有源区域形成之前生 成 NWELL/PTOLL 或者 PB0DY/NB0DY，以优化 NWELL/PTOLL 或者 PB0DY/NB0DY 的推进时间，而不影响FOX/有源区域形成之后的其他的工艺步骤，从而以简化工艺集成；(3)PBODY或者 NBODY区域的另一种生成方法，可以使用自对准硅栅工艺形成PBODY和NBODY区域，以提供 改进的器件沟道长度的控制。


图1所示为一示例η型LDMOS晶体管的剖面图；图2所示为一示例ρ型LDMOS晶体管的剖面图；图3所示为依据本发明实施例的第一示例LDMOS晶体管的制造方法流程图；图4Α-4Η所示为依据本发明实施例的图3所示LDMOS晶体管的制造方法工艺步骤 对应的剖面图；图5所示为依据本发明实施例的使用图3所示的第一示例方法制造的LDMOS晶体 管的剖面图；图6所示为依据本发明实施例的第二示例LDMOS晶体管的制造方法流程图；图7A-7D所示为依据本发明实施例的图6所示LDMOS晶体管的制造方法工艺步骤 对应的剖面图；图8Α所示为依据本发明实施例的制造方法所制造的一示例LDMOS晶体管结构的 剖面图；图8Β所示为依据本发明实施例的制造方法所制造的一示例袋隔离结构的剖面 图；图9所示为依据本发明实施例的一应用LDMOS晶体管的开关型电压调节器的方框 图。
具体实施例方式以下结合附图对本发明的几个优选实施例进行详细描述，但本发明并不仅仅限于 这些实施例。本发明涵盖任何在本发明的精髓和范围上做的替代、修改、等效方法以及方 案。为了使公众对本发明有彻底的了解，在以下本发明优选实施例中详细说明了具体的细 节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。另外，为了避免 对本发明的实质造成不必要的混淆，并没有详细说明众所周知的方法、过程、流程、元件和 电路等。下面以相关技术领域人员所熟知的过程、流程、逻辑模块、功能模块，处理，电路 图、代码、数据位、数据流、信号，或者计算机、处理器、控制器、存储器波形的形式对本发明 内容进行详尽描述。这些过程、流程、逻辑块、功能等，一般被认为是达到理想或者预期的结果的步骤或指示的自洽序列。步骤一般包括物理量的物理操纵。通常情况下，尽管不一定是，这些数 量常采取电、磁、光学或量子信号等形式，它们能够被储存，转让，合并，比较，并以其他方式 被计算机或数据处理系统所控制。事实证明，有时候为了方便起见，鉴于共享的原因，把这 些信号称作为位、波、波形、流、值、元素、符号、字母、术语、数字等类似的名称，在计算机程 序或软件中称之为代码(可能是目标代码，源代码或二进制代码)。但是应当指出，所有这些术语以及其类似的术语都与相应的物理量或者信号有关，并且仅仅是方便于这些物理量或者信号的标识。除非特别声明，否则在以下的描述中， 所使用的术语诸如“处理”，“操作”，“计算”，“决定”，“操纵”，“变换”以及类似的均指计算 机或数据处理系统中的行为和进程，或类似的处理装置(例如，一个电子，光学或量子计算 或处理装置或电路)，由计算机、数据处理系统或者类似处理装置操纵和变换以物理量表示 (如电子)的数据。这些术语把控制和变换电路、系统或结构(例如，寄存器、存储器、其他 这样的信息存储、传输或显示设备)元件中的物理量的处理设备的行为和进程看作为其他 相似的数据，并用相同或者不同的系统或结构的组成部分之中的物理量表示。
此外，在本应用中，“电线”、“绕线”、“引线”、“信号”、“导线”和“总线”指的是任何 已知的结构、构造、布局、技术、方法或者过程以用来在物理上把电路中的信号从一个点传 到另一个点。除另有说明否则使用文本的上下文中，通常情况下，“已知”、“固定”、“给定”、 “肯定”和“预定”指的是一个值另有说明的除外；数量、参数、约束条件、条件、状态、流程、 过程、方法、实施，或各种组合等在理论上是可变的，但是提前设定后，在后续使用中保持不 变。在某些实施例中，可以形成具有双阱结构(NWELL/PWELL)的横向双扩散金属氧化 物半导体(LDMOS)晶体管。例如，CMOS器件也可以应用同样的阱结构，以来通过减少工艺 步骤而简化整个的工艺流程。另外，掺杂体区域(如P型掺杂P型体(PBODY)和η型掺杂 η型体(NBODY))可以在场氧化层(FOX)，有源区域，和栅极氧化层(GOX)形成之前或者之后 进行制造。如果PBODY和NBODY结构在FOX形成之前制造，这样的体结构也同样可以作为 CMOS器件的双阱。本发明进一步涉及现有结构、方法和电路的硬件实施。依据本发明的实施例可 以方便的实现⑴在LDMOS和CMOS结构或者器件之间共用阱(如NWELL/PWELL或者 PB0DY/NB0DY)，从而以简化制造工艺，减小总的制造成本；(2)在FOX/有源区域形成之前生 成 NWELL/PTOLL 或者 PB0DY/NB0DY，以优化 NWELL/PTOLL 或者 PB0DY/NB0DY 的推进时间，而 不影响FOX/有源区域形成之后的其他的工艺步骤，从而以简化工艺集成；(3)PBODY或者 NBODY区域的另一种生成方法，可以使用自对准硅栅工艺形成PBODY和NBODY区域，以提供 改进的器件沟道长度的控制。以下结合优选实施例从各个方面对本发明进行详细的描述。参考图1，示意图100所示为一示例η型LDMOS晶体管的剖面图。在该示例中， N-LDMOS的漏极区域可以由NWELLl 18形成，也可以是PMOS晶体管的阱。高浓度掺杂η型 η+区域110在NWELLl 18内形成，η+区域110和漏极电极(如金属)间的η型欧姆接触用 以连接到其他电路。在特定实施例中，ρ型掺杂ρ型体区域(PBODY) 114可以在F0X116和 有源区域形成前或者栅极102 (如多晶硅)形成之后形成。η型掩埋层以下简称NBL，P型掩埋层以下简称PBL η型外延层简称N-EPI，P型体 区域简称PB0DY，场氧化层简称F0X，η型体区域简称NBODY ；依次类推，不一一列举。ρ型基底124可以支撑η型掩埋层(NBL) 122，η型外延层(N-EPI) 126在NBL上生 长。在N-EPI 126内，形成PB0DY114，然后在PB0DY114内形成ρ+区域106和η+区域110。 P型体区域和源极电极间的P型欧姆接触可以通过区域106和110形成。进一步，PBODYl 14 超出η+区域IlOLgb的距离。距离Lgb的数值范围可以为0. lum-1. Oum，包括0. 2um_0. 8um， 更确切的为0. 6um。NWELLl 18超出漏极氧化层(如部分在栅极102下的FOX区域116)Lgd的距离。距离Lgd的数值范围可以为Oum-1. Oum，包括0. 2um_0. 8um，更确切的为0. 5um。参考图2，200所示为一示例ρ型LDMOS晶体管(P-LDMOS)的剖面图。在该示例 中，P-LDMOS的漏极区域通过阱218形成，所述阱218也可以是NMOS晶体管的阱。在特定 实施例中，η型掺杂η型体区域(NBODY) 214可以在FOXl 16和有源区域形成之前或者栅极 102 (如多晶硅)形成之后生成。LDMOS晶体管的第一优选制造方法。一种制造在基底上具有源极区域、漏极区域和栅极区域的LDMOS晶体管的优选方 法，包括(1)将ρ型掺杂物注入所述基底的一表层以形成ρ型掩埋层(PBL)区域，将η型掺 杂物注入所述基底的所述表层以形成η型掩埋层(NBL)区域；(2)在所述NBL和PBL区域生长η型外延层(Ν-ΕΡΙ)；
(3)将ρ型掺杂物注入所述基底的所述表层以在所述PBL区域上形成ρ型掺杂深 P阱(DPW)区域；(4)在所述N-EPI区域形成一阱区域；(5)在所述源极区域注入掺杂物以形成一掺杂体区域；(6)在所述掺杂体区域形成后，形成一有源区域和一场氧化层(FOX)区域，以实现 所述LDMOS晶体管的隔离，并且在所述LDMOS晶体管的所述源极区域和所述漏极区域之间 形成漏极氧化层；(7)在所述掺杂体区域形成后，形成靠近所述源极区域和所述漏极区域的栅极氧 化层，并且使用导电材料涂覆所述栅极氧化层和一部分所述漏极氧化层以形成栅极；(8)在所述漏极和源极区域注入掺杂物以形成掺杂漏极区域、第一掺杂源极区域 和第二掺杂源极区域。参考图3，300所示为依据本发明实施例的LDMOS晶体管第一示例制造方法流程 图。在该特定实施例中，在FOX、有源区域和GOX形成之前形成NWELL/PWELL或者PBODY/ NBODY0这种方法允许NWELL/PWELL或者PB0DY/NB0DY的独立优化，而不会影响CMOS工艺 步骤，例如CMOS阈值电压调节，其注入工艺在FOX和有源区域生成和生成栅极氧化层和多 晶硅栅之间进行。其方法流程如下S304 基底上注入ρ型掺杂物以形成PBL区域，注入η型掺杂物形成NBL区域。S306 在 NBL 和 PBL 区域上生长 Ν-ΕΡΙ。S308 基底上注入ρ型掺杂物以在PBL区域上形成DPW区域。S310 在 N-EPI 层内形成阱区域(如 NWELL/PWELL)。S312 源极区域注入掺杂物以形成掺杂体区域(如PB0DY/NB0DY)。S314 掺杂体区域形成后，有源区域和FOX区域生产以实现LDMOS晶体管的隔离， 以及生成LDMOS晶体管源极区域和漏极区域之间的漏极氧化层。S316:同样掺杂体区域形成后，邻近源极和漏极区域的栅极氧化层和栅极形成。多晶硅材料覆盖栅极氧化层和部分漏极氧化层形成栅极。然后漏极和源极区域注 入掺杂物以形成掺杂漏极区域、第一掺杂源极区域和第二掺杂源极区域。采用这种实现方式，可以在基于B⑶工艺流程的最前面增加NBL、PBL和N-EPI层的形成步骤。另外，在工艺流程中可以增加深PWELL(DPW)以实现N-EPI的袋隔离，以应用 于有源器件(如N-LDMOS/P-LDMOS/CMOS/双极晶体管等)。进一步，除非顺序是固定的，这 里所述的工艺流程步骤的顺序在某些实施例中可以适应性的改变。例如，源极和漏极n+/p+ 区域的形成可以颠倒，或者更改。进一步，采用相似的工艺流程，结合相应的注入掺杂物可 以形成P型或者η型LDMOS晶体管。图4Α-4Η所示为依据本发明的图3所示的第一示例制造LDMOS晶体管的示例工艺 流程剖面图。该示例工艺流程，漏极氧化层区域和FOX区域使用相同的氧化工艺形成。但 是，在某些特定实施例中，也可以使用不同的局部选择性氧化工艺形成漏极氧化层区域和 FOX区域。图4Α(400Α)中，掩埋层NBL122和PBL402通过对基底124的注入来形成。图 4Β(400Β)中，N-EPI126 覆盖掩埋层 NBL122 和 PBL402。图 4C(400C)中，深 ρ 型阱 404 在 PBL402上形成以提供器件隔离。图4D(400D)中，形成NWELL118和PTOLL218区域。在图4E(400E)中，形成PBODYl 14 和NB0DY214区域。图4F(400F)中，形成FOXl 16区域。图4G (400G)，通过蚀刻栅极氧化层 上的沉积多晶硅来形成栅极氧化层104和栅极102区域。图4H(400H)中，注入η型掺杂物 形成η+区域110，注入ρ型掺杂物形成ρ+区域106.例如，η+区域110可以在N-LDMOS器件的η型漏极区域和PB0DY114区域内形成， 同样源极/漏极的形成以及CMOS器件的阱接触也是如此。类似的，ρ+区域106可以在 P-LDMOS器件的ρ型漏极区域和NB0DY214区域内形成，同样，源极/漏极形成以及CMOS器 件的阱接触也是如此。另外，LDMOS和CMOS器件的制造工艺步骤或者顺序如上所述，这样 的工艺也可以加入其它的工艺步骤。在这样的例子中，在如上所述的工艺流程顺序中，可以 有增加的或者其他的工艺步骤。在图4A-4H所示的示例流程中，CMOS部分在NWELL/PWELL结构之上。但是，这样的 CMOS 部分也可以在 NB0DY/PB0DY 之上，而不是 NWELL/PTOLL。而且，NB0DY/PB0DY 和 NWELL/ PWELL形成顺序可以根据热处理工艺损失或者热推进引起的其他的副效应而作改变。相关 的NWELL/PTOLL或者PB0DY/NB0DY的形成可以改变。同样，在第一示例LDMOS晶体管制造方法中，也可以包括具有倒掺杂阱(如在FOX 和有源区域形成后)的另一种传统的CMOS工艺，所述CMOS工艺与LDMOS晶体管的NWELL/ PffELL或者PB0DY/NB0DY不同。由于NWELL/PTOLL或者PB0DY/NB0DY可以在FOX和有源区 域之前形成，所以它们的热处理工艺优化对倒掺杂CMOS阱具有很小或者没有影响，所述倒 掺杂CMOS阱在FOX和有源区域形成之后生成。另外，特定实施例也可以根据上述的LDMOS 晶体管的第一优选制造方法，或者任何其他的合适的方法制造N-LDMOS或者P-LDMOS晶体 管，同样使用其他的合适的方法可以制造其他的P-LDMOS或者N-LDMOS晶体管。进一步，特 定实施例可以与P-LDMOS晶体管的NBODY共享N-LDMOS晶体管的NWELL，或者与N-LDMOS晶体管的PBODY共享P-LDMOS晶体管的PWELL与，或者任何其他合适的组合。LDMOS晶体管结构的优选实施例。基底上具有源极区域、漏极区域和栅极区域的一示例LDMOS晶体管，包括(1)基底上的ρ型掩埋层(PBL)区域和η型掩埋层(NBL)区域，所述PBL区域和 NBL区域相邻；(2)在所述PBL区域和所述NBL区域上的η型外延层(N-EPI)；
(3)在所述PBL区域上的ρ型掺杂深ρ阱(DPW)区域；(4)在所述N-EPI层内的一阱区域；(5) 一场氧化层(FOX)区域，以实现所述LDMOS晶体管的隔离；(6)所述LDMOS晶体管的所述源极区域和所述漏极区域之间的漏极氧化层；(7)临近所述源极区域和所述漏极区域的栅极氧化层；(8)所述栅极氧化层和部分漏极氧化层上的导电栅极；(9)所述源极区域内的掺杂体区域，所述掺杂体区域与所述阱区域部分重叠；(10)所述漏极区域内的掺杂漏极区域；(11)在所述掺杂体区域的所述源极区域内相邻的第一掺杂源极区域和第二掺杂源极区域。参考图5，500所示为依据本发明实施例的采用图3所示的第一示例制造方法制造 的LDMOS晶体管的剖面图。例如，结合上述图4A-4H所示的工艺步骤或者合适的变化可以 制造图5所示的结构。除了 PBODYl 14和NWELLl 18重叠以形成重叠区域502，该特定实施例 与图1类似。PBODYl 14和NWELLl 18的重叠形成“P型屏蔽”区域504，其为G0X104下面超 出NWELLl 18的区域。P型屏蔽区域504可以避免G0X104下的NWELL区域118相对较强的 场效应，并且提供电场缓冲技术保护(RESURF)以获得在该区域的较好的导通电阻Rds。n和击 穿电压(BV)的平衡。第二优选实施例LDMOS晶体管的制造方法。一种横向双扩散金属氧化物半导体(LDMOS)晶体管的制造方法，所述LDMOS晶体 管在基底上具有源极区域、漏极区域和栅极区域，包括，(1)在所述基底的一表层注入P型掺杂物以形成P型掩埋层(PBL)区域，在所述基 底的所述表层注入η型掺杂物以形成η型掩埋层(NBL)区域；(2)在所述NBL和PBL区域生长η型外延层(N-EPI)；(3)在所述基底的所述表层注入ρ型掺杂物以在所述PBL区域上形成ρ型掺杂深 P阱(DPW)区域；(4)在所述N-EPI层形成一阱域；(5)形成一有源区域和一场氧化层(FOX)区域，以实现所述LDMOS晶体管的隔离， 并且在所述LDMOS晶体管的所述源极区域和所述漏极区域之间形成一漏极氧化层；(6)形成靠近所述源极区域和所述漏极区域的栅极氧化层，使用导电材料覆盖所 述栅极氧化层和部分漏极氧化层以形成栅极；(7)在所述FOX、有源区域和栅极氧化层形成后，在所述源极区域注入掺杂物以形 成一掺杂体区域；(8)在所述漏极区域和所述源极区域注入掺杂物以形成一掺杂漏极区域、第一掺 杂源极区域和第二掺杂源极区域。参考图6，600所示为依据本发明实施例的第二示例LDMOS晶体管制造方法的流 程图。在该实施例中，PB0DY/NB0DY在FOX、有源区域和GOX形成之后形成。由于部分CMOS 工艺步骤在栅极氧化层和多晶硅栅形成之前进行，所以在该制造LDMOS晶体管的第二示例 方法中，PB0DY/NB0DY可以通过，例如，具有较大倾斜角的高能量链式注入，因为不使用热推 进，从而避免了对CMOS工艺步骤的干扰。这种方法也允许关于栅极注入区域的自校准。
其方法流程如下S304 基底注入P型掺杂物以形成PBL区域，注入η型掺杂物以形成NBL区域；S306 然后在NBL和PBL区域上生长N-EPI层。S308 基底注入ρ型掺杂物以在PBL区域上形成DPW区域。S310 在 N-EPI 层内形成阱区域(如 NWELL/PWELL)。S314 形成有源区域和FOX区域，以给LDMOS晶体管提供隔离，形成LDMOS晶体管 的源极区域和漏极区域之间的漏极氧化层。S316 形成临近源极、漏极和栅极的栅极氧化层。S312 将掺杂物注入源极区域从而形成掺杂体区域(如PB0DY/NBPDY)。在漏极和源极区域注入掺杂物以形成掺杂漏极区域，第一掺杂源极区域和第二掺 杂源极区域。图7A-7D所示为依据本发明实施例的图6所示的第二示例LDMOS晶体管制造方法 的示例每一步工艺流程剖面图。以下实施例的工艺流程其开始部分与上述图4A-4D中所示 一致，图7A-7D所述为图4D所示的剖面图后续的工艺流程。在该示例工艺流程中，漏极氧 化层和FOX区域使用相同的氧化层工艺形成。但是，在该实施例中，漏极氧化层和FOX区域 也可以使用不同的局部选择性氧化工艺(LOCOS)来形成。在图7Α(700Α)中，形成FOXl 16区域。在图7Β(700Β)中，通过蚀刻栅极氧化层上 的沉积多晶硅形成栅极氧化层104和栅极102区域。图7C(700C)中，形成PB0DY114和 NB0DY214区域。图7D(700D)中，注入η型掺杂物形成η+区域，注入ρ型掺杂物形成ρ+区 域。例如，对N-LDMOS器件在其PBODYl 14区域和η型漏极区域形成η+区域，源极/漏极的形 成和CMOS器件阱接触的形成同理。类似的，对P-LDMOS器件在其ρ型漏极区域和NB0DY214 区域形成P+区域106，源极/漏极的形成和CMOS器件的阱接触的形成类似。 同样，在该LDMOS晶体管的第二示例优选方法中，与LDMOS晶体管的NWELL/PWELL 不同，另一具有倒掺杂阱的CMOS工艺部分(如在FOX和有源区域形成之后)也同样适用于 特定实施例。由于NWELL/PWELL可以在FOX和有源区域形成之前形成，所以它们的热处理工 艺对倒掺杂CMOS阱具有很小或者没有影响，所述CMOS阱在FOX和有源区域之后形成。另 夕卜，N-LDMOS或者P-LDMOS的一个类型根据这里所述的LDMOS晶体管的第二优选制造方法， 或者任何其他合适的方法来制造，同样N-LDMOS或者P-LDMOS的另一类型根据这里所述的 LDMOS晶体管的第一优选制造方法，或者任何其他合适的方法来制造。LDMOS晶体管的结构和应用的优选实施例。参考图8A，800A所示为依据本发明实施例的方法形成的LDMOS晶体管结构的一示 例剖面图。在该示例晶体管结构中，晶体管栅极(如102)至少部分覆盖通常的栅极氧化 层(如104)和漏极氧化层802。因此，漏极氧化层可以如F0X116形成(如图1和2)，或者 漏极氧化层802可以通过单独的局部选择性氧化工艺(L0C0S)形成。为了晶体管的隔离， FOXl 16的厚度例如可以约为4000 A,漏极氧化层可以是1000 A。进一步，与氧化层在一掩 膜上均勻生长然后部分刻蚀不同，采用部分选择性氧化工艺L0C0S可以有选择性的设定， 因此漏极氧化层802 (如利用L0C0S)的生长不会影响其他区域。另外，F0X116区域也可以采用第一 L0C0S工艺，栅极下(漏极氧化层802)也可以 采用第二 L0C0S工艺(生成顺序也是这样的)。在该方式中，可以通过对漏极氧化层802的选择来实现对漏极氧化层的厚度控制。同样，特定实施例可以用来形成任何合适厚度的漏极氧化层802。例如，漏极氧化 层的厚度可以是50A -2OOOA,包括250A -1500A，更具体的1000 A。另外，形成漏极氧化
层802的第二 LOCOS方法也可以消除晶体管栅极下的不同氧化层之间的急剧阶跃变化。这 是因为，第二 LOCOS工艺产生的鸟嘴区域提供了 G0X104和漏极氧化层区域802之间的相对 平滑的过渡。大体上，LOCOS漏极氧化层的形成包括(1)保护层的形成(如氧化层垫和硅 氮化物)；(2)漏极氧化层区域的光刻；(3)厚氧化；(4)LOCOS漏极氧化层的形成。在FOX LOCOS之前，在FOX LOCOS和第二 HV漏极氧化层LOCOS之间，或者在第二 LOCOS和栅极氧化 层形成之间等也可以有其他的注入步骤。参考图8B，800B所示为使用依据本发明实施例所述方法的一示例袋隔离结构的 剖面图。这里，DPW区域404上的FOX区域116可以作为图示的NBL122上的N-EPI126的 袋隔离，所述DPW区域404在PBL区域402上。袋隔离804可以作为N-LDMOS、P-LDMOS和 CMOS或者其他器件的有源区域。参考图9，900所示为依据本发明实施例的应用LDMOS晶体管的开关型电压调节器 的方框图。优选开关型调节器900可以通过输入端子904耦合到第一高直流输入电压源 902 (如电池)。开关型调节器900可以通过输出端子908连接到负载906 (如集成电路)。 开关型调节器900可以作为输入端子904和输出端子908之间的直流-直流变换器。开关型调节器900包括开关电路910，其作为一功率开关交替性的将中间端子912 连接到和断开连接到输入端子904。开关电路910可以包括整流器，如开关或者二极管，用 以将中间端子912连接到地。例如在该示例中，开关电路910可以包括第一晶体管914，其 源极连接到输入端子904，漏极连接到中间端子912，以及第二晶体管916，其源极连接到 地，漏极连接到中间端子912。其中第一晶体管914可以是ρ型LDMOS晶体管，第二晶体管 916可以是η型LDMOS晶体管。中间端子912通过输出滤波器918可以连接到输出端子908。输出滤波器918将 中间端子912上的矩形波中间电压转换为输出端子908上的直流输出电压。在该示例降压 转换器拓扑结构中，输出滤波器918包括连接在中间端子912和输出端子908之间的电感 920，以及与负载906并联连接的电容922。在ρ型LDMOS导通期间，第一晶体管914导通， 电压源902通过第一晶体管914给负载906和电感920提供能量。第一晶体管断开后，第 二晶体管916导通，电感920输出能量，使得电流流过第二晶体管916，因此输出电压Vqut是 一直流电压。开关型调节器可以进一步包括控制器924、ρ型LDMOS驱动器926，η型LDMOS驱动 器928，以控制开关电路910的工作。ρ型LDMOS驱动器926和η型LDMOS驱动器928连接 到电压源930。第一控制线932将ρ型LDMOS晶体管914连接到它的驱动器926，第二控制 线934将η型LDMOS晶体管916连接到它的驱动器928。所述两个驱动器可以通过控制线 936和938连接到控制器924。控制器924控制开关电路910在ρ型LDMOS和η型LDMOS 导通时间交替，以在中间端子912处产生一具有矩形波的中间电压Vint。控制器924也可以 包括反馈电路，以测量输出电压和流过输出端的电流。尽管控制器924典型的为一脉冲宽度调节器，其他的调节方案也同样适用于优选实施例，例如脉冲频率调节器。上述开关型调节器为一降压型变换器拓扑结构，其他的电压调节器拓扑结构也同样适用于优选实施例，例如，升压变换器、升-降压变换器或者射频输出放大器。在另一应用示例中，作为高压侧开关的P型LDMOS晶体管914可以替换为η型 LDMOS0在该示例结构中，高压侧η型开关的漏极连接到输入端904，源极连接到中间端子 912。同样的，ρ型LDMOS驱动器可以替换为高压侧η型LDMOS驱动器。以上示例对LDMOS晶体管的工艺和结构实现进行了描述，本领域技术人员根据以 上实施例可以推知其它的技术、结构以及器件截面布置等。例如，如上所述，P型LDMOS以 及η型LDMOS器件均可以以此制造。进一步，η+漏极区域和栅极之间的间距以及掺杂体区 域和阱区域之间的间距也可以变化。另外，在特定的实施例中，氮化物或高-κ介质材料可 用来替换漏氧化层。以上对本发明的特定实施例通过图示和描述进行了说明。这些实施例并不是完全 详尽的，也不限制该发明仅为所述的具体实施例。显然，根据上述教导，可以做很多的修改 和变化。本说明书选取并具体描述这些实施例，是为了最好地解释本发明的原理和实际应 用，从而使所属技术领域技术人员能最好地利用这个发明。修改的实施例同样也适用于预 期的特定应用。本发明的范围为权利要求书全部范围以及其等效物。
权利要求
一种横向双扩散金属氧化物半导体晶体管的制造方法，所述晶体管的基底上具有源极区域、漏极区域和栅极区域，其特征在于，包括，(1)将p型掺杂物注入所述基底的一表层以形成p型掩埋层区域，将n型掺杂物注入所述基底的所述表层以形成n型掩埋层区域；(2)在所述n型掩埋层和p型掩埋层区域生长n型外延层；(3)将p型掺杂物注入所述基底的所述表层以在所述p型掩埋层区域上形成p型掺杂深p阱区域；(4)在所述n型外延层区域形成一阱区域；(5)在所述源极区域注入掺杂物以形成一掺杂体区域；(6)在所述掺杂体区域形成后，形成一有源区域和一场氧化层区域，以实现所述横向双扩散金属氧化物半导体晶体管的隔离，并且在横向双扩散金属氧化物半导体晶体管的所述源极区域和所述漏极区域之间形成漏极氧化层；(7)在所述掺杂体区域形成后，形成靠近所述源极区域和所述漏极区域的栅极氧化层，并且使用导电材料涂覆所述栅极氧化层和一部分所述漏极氧化层以形成栅极；(8)在所述漏极和源极区域注入掺杂物以形成掺杂漏极区域、第一掺杂源极区域和第二掺杂源极区域。
2.根据权利要求1所述的的制造方法，其特征在于，使用第一局部选择性氧化工艺形 成所述场氧化层(FOX)区域，使用第二局部选择性氧化工艺形成所述漏极氧化层。
3.根据权利要求1所述的制造方法，其特征在于，使用一相同的氧化工艺形成所述漏 极氧化层和场氧化层区域。
4.根据权利要求1所述的制造方法，其特征在于，(1)所述阱区域可以为一η型阱；(2)所述掺杂体区域可以为一ρ型掺杂ρ型体区域；(3)所述掺杂漏极区域和所述第一掺杂源极区域均可以为一η型掺杂η+区域；(4)所述第二掺杂源极区域可以为一ρ型掺杂ρ+区域。
5.根据权利要求4所述的制造方法，其特征在于，所述ρ型体区域和所述η型阱区域位 于所述栅极下，并与所述栅极间隔一预设距离。
6.根据权利要求4所述的制造方法，其特征在于，所述ρ型体区域和所述η型阱区域在 所述栅极下，并且两者部分重叠。
7.根据权利要求1所述的制造方法，其特征在于，(1)所述阱区域可以为一Ρ型阱；(2)所述掺杂体区域可以为一η型掺杂η型体区域；(3)所述掺杂漏极区域和所述第一掺杂源极区域均可以为一ρ型掺杂ρ+区域；(4)所述第二掺杂源极区域可以为一η型掺杂η+区域。
8.根据权利要求7所述的制造方法，其特征在于，所述η型体区域和所述ρ型阱区域在 所述栅极下，并与所述栅极间隔一预设距离。
9.根据权利要求7所述的制造方法，其特征在于，所述η型体区域和所述ρ型阱区域在 所述栅极下，并且两者部分重叠。
10.一种横向双扩散金属氧化物半导体晶体管的制造方法，包括，所述横向双扩散金属氧化物半导体晶体管在基底上具有源极区域、漏极区域和栅极区域，(1)在所述基底的一表层注入P型掺杂物以形成P型掩埋层区域，在所述基底的所述表 层注入η型掺杂物以形成η型掩埋层区域；(2)在所述η型掩埋层和ρ型掩埋层区域生长η型外延层；(3)在所述基底的所述表层注入ρ型掺杂物以在所述ρ型掩埋层区域上形成P型掺杂 深P阱区域；(4)在所述η型外延层形成一阱域；(5)形成一有源区域和一场氧化层区域，以实现所述横向双扩散金属氧化物半导体晶 体管的隔离，并且在所述横向双扩散金属氧化物半导体晶体管的所述源极区域和所述漏极 区域之间形成一漏极氧化层；(6)形成靠近所述源极区域和所述漏极区域的栅极氧化层，使用导电材料涂覆所述栅 极氧化层和部分漏极氧化层以形成栅极；(7)在所述场氧化层区域、有源区域和栅极氧化层形成后，在所述源极区域注入掺杂物 以形成一掺杂体区域；(8)在所述漏极区域和所述源极区域注入掺杂物以形成一掺杂漏极区域、第一掺杂源 极区域和第二掺杂源极区域。
11.根据权利要求10所述的的制造方法，其特征在于，使用第一局部选择性氧化工艺 形成场氧化层区域，使用第二局部选择性氧化工艺形成所述漏极氧化层。
12.根据权利要求10所述的制造方法，其特征在于，使用一同样的氧化工艺形成所述 漏极氧化层和所述场氧化层区域。
13.根据权利要求10所述的制造方法，其特征在于，(1)所述阱区域可以为一η型阱；(2)所述掺杂体区域可以为一ρ型掺杂ρ型体区域；(3)所述掺杂漏极区域和所述第一掺杂源极区域均可以为一η型掺杂η+区域；(4)所述掺杂源极区域可以为一ρ型掺杂ρ+区域。
14.根据权利要求13所述的的制造方法，其特征在于，所述PBODY区域和所述η型阱区 域在所述栅极下，并与所述栅极间隔一预设距离。
15.根据权利要求10所述的的制造方法，其特征在于，(1)所述阱区域可以为一P型阱；(2)所述掺杂体区域可以为一η型掺杂η型体区域；(3)所述掺杂漏极区域和所述第一掺杂源极区域均可以为一ρ型掺杂ρ+区域；(4)所述第二掺杂源极区域可以为一η型掺杂η+区域。
16.根据权利要求15所述的制造方法，其特征在于，所述η型体区域和所述ρ型体区域 在所述栅极下，并与所述栅极间隔一预设距离。
17.一种在基底上具有源极区域、漏极区域和栅极区域的横向双扩散金属氧化物半导 体晶体管，包括，(1)基底上的P型掩埋层区域和η型掩埋层区域，所述PBL区域和NBL区域相邻；(2)在所述ρ型掩埋层区域和所述η型掩埋层区域上的η型外延层；(3)在所述ρ型掩埋层区域上的ρ型掺杂深ρ阱区域；(4)在所述η型外延层内的一阱区域；(5)一场氧化层区域，以实现所述横向双扩散金属氧化物半导体晶体管的隔离；(6)所述横向双扩散金属氧化物半导体晶体管的所述源极区域和所述漏极区域之间的 漏极氧化层；(7)邻近所述源极区域和所述漏极区域的栅极氧化层；(8)所述栅极氧化层和部分漏极氧化层上的导电栅极；(9)所述源极区域内的掺杂体区域，所述掺杂体区域与所述阱区域部分重叠；(10)所述漏极区域内的掺杂漏极区域；(11)在所述掺杂体区域的所述源极区域内相邻的第一掺杂源极区域和第二掺杂源极 区域。
18.根据权利要求17所述的晶体管，其特征在于，(1)所述阱区域可以为一P型阱；(2)所述掺杂体区域可以为一η型掺杂η型体区域；(3)所述掺杂漏极区域和第一掺杂源极区域均为一ρ型掺杂ρ+区域；(4)所述第二掺杂源极区域可以为一η型掺杂η+区域。
19.根据权利要求17所述的晶体管，其特征在于，(1)所述阱区域可以为一η型阱；(2)所述掺杂体区域可以为一ρ型掺杂ρ型体区域；(3)所述掺杂漏极区域和所述第一掺杂源极区域均可以为一η型掺杂η+区域；(4)所述第二掺杂源极区域可以为一ρ型掺杂ρ+区域。
20.根据权利要求17所述的晶体管，其特征在于，在所述掺杂体区域和所述阱区域的 重叠部分的下面形成一屏蔽区域，所述屏蔽区域在所述掺杂体区域内。
全文摘要
本发明涉及一种横向双扩散金属氧化物半导体晶体管，即LDMOS晶体管，及其结构、制造方法以及应用。依据本发明实施例的一种制造在基底上具有源极、漏极和栅极区域的LDMOS晶体管的方法，包括，生成P型掩埋层和n型掩埋层区域；在NBL/PBL区域生长外延层；在PBL区域上形成p型掺杂深p-阱区域；在外延层形成一阱区；形成掺杂体区域；在掺杂体区域形成后，形成有源区域和场氧化)区域，并且形成LDMOS晶体管源极区域和漏极区域之间的漏极氧化层；在掺杂体区域形成后，形成临近源极和漏极区域的栅极氧化层，并且在栅极氧化层和部分漏极氧化层上形成栅极；然后形成掺杂漏极区域，以及第一掺杂源极区域和第二掺杂源极区域。
文档编号H01L27/02GK101819937SQ201010154520
公开日2010年9月1日 申请日期2010年4月2日 优先权日2009年5月29日
发明者游步东 申请人:杭州矽力杰半导体技术有限公司;矽力杰公司