半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及栅极电极和源极电极具有沟槽结构的半导体装置及其制造方法。
背景技术：
作为功率元件的功率半导体装置，通过并联连接同一结构的许多单位单元(unit cell)，实现高速切换、高电流密度导致的导通时电阻(以下，有时称为“导通电阻”)的降 低、以及高破坏耐受量等的特性。在功率半导体装置的开发中，以导通电阻的降低等作为目 的，功率半导体装置的小型化(miniaturization)不断发展。特别是在低耐压的功率MOSFET (Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)中，因为图案的小型化与性能直接相关，所 以小型化技术的开发在不断发展。在小型化技术的最先端的元件中，采用在栅极电极的接 触部分的沟槽结构之外，在源极电极的接触部分也具有沟槽(trench)结构的双沟槽单元 结构(doubletrench cell structure)(例如，参照专利文献1 3)。双沟槽单元结构中的栅极电极和源极电极，例如以溅射埋入沟槽的方式形成电极 膜从而形成。在以溅射形成的电极膜中，因为难以埋入沟槽，所以有在电极内部产生被称为 孔洞(void)的空洞，导致电极电阻增大的问题。此外也有电极在沟槽的部分中隆起，在电 极表面产生凹凸，与引线接合等的外部布线的连接电阻增大的问题。关于电极的表面形状的技术，例如在上述的专利文献3中公开。在专利文献3 中公开的技术中，在相当于沟槽的接触孔内，例如通过化学气相沉积(Chemical Vapor Deposition 简称CVD)将钨作为插塞埋设之后，在其上形成源极电极，由此平坦地形成源 极电极的表面。专利文献1 日本特开2007-35841号公报专利文献2 日本特开2007-311557号公报专利文献3 日本特开2003-318396号公报在功率MOSFET中，如上述那样，小型化不断发展。小型化的进展招致栅极电阻的 增大，招致时间常数CR的上升引起的切换时间的延迟的增大。此外，由于栅极电阻的增大， 在单一的芯片内在切换速度中产生变动(variations)，容易发生不动勻的工作。进而，在小型的区域中密集有现有技术的一倍以上的沟槽，在大电流且高温条件 下进行工作的功率元件中，在沟槽形成区域中产生的应力成为问题。当应力过大时，可能引 起结晶的缺陷产生，进而引起漏电流的增大，因此需要尽可能地缓和应力。关于用于解决这些问题的技术，在上述的专利文献1 3中没有公开。

发明内容
本发明的目的在于提供一种半导体装置及其制造方法，该半导体装置能够防止切 换时的延迟和不均勻工作，并且尽可能地缓和了在沟槽形成区域中产生的应力。本发明的半导体装置的特征在于，具备第一导电型的第一半导体层；第二导电型的第二半导体层，在所述第一半导体层的厚度方向一方侧的表面部形成；第一导电型的 第三半导体层，在所述第二半导体层的厚度方向一方侧的表面部有选择地形成；栅极电极， 在贯通所述第二和第三半导体层并到达所述第一半导体层的栅极沟槽内，隔着栅极绝缘膜 被填充；第二导电型的第四半导体层，在所述第二半导体层中形成，比所述第二半导体层浓 度高，所述第二半导体层构成贯通所述第三半导体层并到达所述第二半导体层的接触沟槽 的底部；以及接触电极，填充在所述接触沟槽内，与所述第三和第四半导体层相接，所述栅 极电极具备内部栅极电极，在所述栅极沟槽的包含底部的一部分中填充；以及低电阻栅 极电极，与所述内部栅极电极相接，填充到所述栅极沟槽内的残余部分，比所述内部栅极电 极的电阻低，所述接触电极具备第一导电体层，在所述接触沟槽内填充；以及第二导电体 层，与所述第一导电体层相接，隔着层间绝缘膜覆盖所述第三半导体层和所述栅极电极，所 述第一导电体层和所述第二导电体层由相互不同的材料构成，所述低电阻栅极电极和所述 第一导电体层由相同材料构成。本发明的半导体装置的制造方法的特征在于，具备在第一导电型的第一半导体 层的厚度方向一方侧的表面部，形成第二导电型的第二半导体层的工序；在所述第二半导 体层的厚度方向一方侧的表面部，有选择地形成第一导电型的第三半导体层的工序；形成 栅极沟槽的工序，该栅极沟槽贯通所述第二和第三半导体层并到达所述第一半导体层；在 所述栅极沟槽内，隔着栅极绝缘膜形成栅极电极的工序；形成接触沟槽的工序，该接触沟槽 贯通所述第三半导体层并到达所述第二半导体层；在构成所述接触沟槽的底部的所述第二 半导体层中，形成比所述第二半导体层浓度高的第二导电型的第四半导体层的工序；以及 以在所述接触沟槽内与所述第三和第四半导体层相接的方式，形成接触电极的工序，在所 述形成栅极电极的工序中，具备在所述栅极沟槽内的包含底部的一部分中，隔着所述栅极 绝缘膜填充导电性材料，形成内部栅极电极的工序；以及在所述栅极沟槽内的残余部分中， 隔着所述栅极绝缘膜，填充比构成所述内部栅极电极的导电性材料电阻低的导电性材料， 以与所述内部栅极电极相接的方式形成低电阻栅极电极的工序，在所述形成接触电极的工 序中，具备在所述接触沟槽内，填充与构成所述低电阻栅极电极的导电性材料相同的导电 性材料，形成第一导电体层的工序；以及使用与构成所述第一导电体层的导电性材料不同 的导电性材料，以与所述第一导电体层相接、隔着层间绝缘膜覆盖所述第三半导体层和所 述栅极电极的方式，形成第二导电体层的工序。根据本发明的半导体装置，在贯通第二和第三半导体层并到达第一半导体层的栅 极沟槽内，隔着栅极绝缘膜填充栅极电极。此外，在贯通第三半导体层并到达第二半导体层 的接触沟槽内，填充接触电极，与第三和第四半导体层相接。栅极电极具备内部栅极电极， 在栅极沟槽内的包含底面的一部分中填充；以及低电阻栅极电极，与内部栅极电极相接，在 栅极沟槽内的残余部分，即栅极沟槽内的上部填充。接触电极具备第一导电体层，由与低 电阻栅极电极相同的材料构成，在接触沟槽内填充；以及第二导电体层，由与第一导电体层 不同的材料构成，与第一导电体层相接，隔着层间绝缘膜覆盖第三半导体层和栅极电极。像这样，通过将接触电极分为第一导电体层和第二导电体层，从而能够对第一导 电体层和第二导电体层分别使用最优的材料，因此能够分别使其发挥最优的性能。因此，作 为第一导电体层的材料，使用容易埋入接触沟槽的材料，作为第二导电体层的材料，使用与 外部布线的连接电阻低的材料，由此能够抑制在接触沟槽内的孔洞的发生，防止伴随小型化的接触电极的电阻的增大，防止与外部布线的连接电阻的增大。此外，通过以内部栅极电极和低电阻栅极电极构成栅极电极，能够较低地抑制被 称为设计收缩的伴随芯片尺寸的小型化而容易上升的栅极电极的电阻，能够抑制伴随小型 化的栅极电极的电阻的增大。由此，能够防止切换时的延迟。此外，能够抑制半导体装置内 的单位单元间的切换速度的变动，因此能够防止单位单元的不均勻的工作。此外，通过以相同的材料形成在栅极沟槽内的上部填充的低电阻栅极电极、和在 接触沟槽内填充的第一导电体层，从而能够提高构造的均勻性，缓和在形成了栅极沟槽和 接触沟槽的区域中产生的应力。此外通过缓和应力，能够抑制位错等的结晶缺陷的产生，因 此能够防止结晶缺陷导致的不良影响，例如漏电流的增大等。根据本发明的半导体装置的制造方法，在第一半导体层的厚度方向一方侧的表面 部形成第二半导体层，在第二半导体层的厚度方向一方侧的表面部有选择地形成第三半导 体层，形成贯通第二和第三半导体层并到达第一半导体层的栅极沟槽。在该栅极沟槽内，隔 着栅极绝缘膜，形成具备内部栅极电极和低电阻栅极电极的栅极电极。此外，形成贯通第三 半导体层并到达第二半导体层的接触沟槽，在构成接触沟槽的底部的第二半导体层中形成 第四半导体层。而且，以在接触沟槽内与第三和第四半导体层相接的方式，形成具备第一和 第二导电体层的接触电极。构成接触电极的第一导电体层和第二导电体层，以相互不同的材料形成。由此，对 第一导电体层和第二导电体层，能够分别使用最优的材料，因此能够形成可发挥最优的性 能的第一导电体层和第二导电体层。因此，作为第一导电体层的材料，使用容易埋入接触沟 槽的材料，作为第二导电体层的材料，使用与外部布线的连接电阻低的材料，由此能够抑制 在接触沟槽内的孔洞的发生，防止伴随小型化的接触电极的电阻的增大，防止与外部布线 的连接电阻的增大。此外，栅极电极以如下方式形成，S卩，在栅极沟槽的包含底部的一部分中形成内部 栅极电极，之后在作为栅极沟槽的残余部分的上部，以比构成内部栅极电极的导电性材料 电阻低的导电性材料形成低电阻栅极电极。由此，能够形成如下栅极电极，其较低地抑制被 称为设计收缩的伴随芯片尺寸的小型化而容易上升的栅极电极的电阻，抑制了伴随小型化 的电阻的增大。此外，能够防止切换时的延迟，并且抑制半导体装置内的单位单元间的切换 速度的变动，防止单位单元的不均勻工作。此外通过以相同的材料形成在栅极沟槽内的上部填充的低电阻栅极电极、和在 接触沟槽内填充的第一导电体层，从而能够提高构造的均勻性，因此能够制造缓和在形成 了栅极沟槽和接触沟槽的区域中产生的应力的半导体装置。通过缓和应力，能够抑制位错 等的结晶缺陷的产生，因此能够防止结晶缺陷导致的不良影响，例如漏电流的增大等。


图1是表示本发明的前提技术的M0SFET1的结构的剖面图。图2是表示η型半导体衬底11的剖面图。图3是表示在第一氧化膜21的形成结束的阶段的η型半导体衬底11的状态的剖 面图。图4是表示在向成为终端区域的部分进行离子注入时的η型半导体衬底11的状态的剖面图。图5是表示在向成为基极层12的部分进行离子注入时的η型半导体衬底11的状 态的剖面图。图6是表示在基极层12的形成结束的阶段的半导体衬底IOA的状态的剖面图。图7是表示在向成为源极层14的部分进行离子注入时的η型半导体衬底IOA的 状态的剖面图。图8是表示在源极层14的形成结束的阶段的半导体衬底IOB的状态的剖面图。图9是表示在第二氧化膜22的形成结束的阶段的半导体衬底IOB的状态的剖面 图。图10是表示在第二氧化膜22的蚀刻中使用的抗蚀剂的除去结束的阶段的半导体 衬底IOB的状态的剖面图。图11是表示在栅极沟槽31的形成结束的阶段的半导体衬底IOB的状态的剖面图。图12是表示在第二氧化膜22的除去结束的阶段的半导体衬底IOB的状态的剖面 图。图13是表示在栅极氧化膜32的形成结束的阶段的半导体衬底IOB的状态的剖面图。图14是表示在多晶硅层33Α的形成结束的阶段的半导体衬底IOB的状态的剖面 图。图15是表示在厚膜氧化膜17的形成结束的阶段的半导体衬底IOB的状态的剖面 图。图16是表示在厚膜氧化膜17的蚀刻中使用的抗蚀剂的除去结束的阶段的半导体 衬底IOB的状态的剖面图。图17是表示在源极沟槽20的形成结束的阶段的半导体衬底IOB的状态的剖面图。图18是表示在阱层15的形成结束的阶段的半导体衬底10的状态的剖面图。图19是表示在源极电极18的形成结束的阶段的半导体衬底10的状态的剖面图。图20是表示在漏极电极19的形成结束的阶段的半导体衬底10的状态的剖面图。图21是本发明的一个实施方式的半导体装置的M0SFET50的剖面图。图22是表示在多晶硅层51的形成结束的阶段的半导体衬底IOB的状态的剖面 图。图23是表示在栅极用钨层52的形成结束的阶段的半导体衬底IOB的状态的剖面 图。图M是表示在厚膜氧化膜17的形成结束的阶段的半导体衬底IOB的状态的剖面 图。图25是表示在厚膜氧化膜17的蚀刻中使用的抗蚀剂的除去结束的阶段的半导体 衬底IOB的状态的剖面图。图沈是表示在源极沟槽20的形成结束的阶段的半导体衬底IOB的状态的剖面图。
图27是表示在阱层15的形成结束的阶段的半导体衬底10的状态的剖面图。图观是表示在源极用钨层61的形成结束的阶段的半导体衬底10的状态的剖面图。图四是表示在源极电极63的形成结束的阶段的半导体衬底10的状态的剖面图。图30是表示在漏极电极19的形成结束的阶段的半导体衬底10的状态的剖面图。附图标记说明U50M0SFET10半导体衬底Iln型半导体衬底Ila η+衬底lib η-衬底12基极层1354沟槽栅极结构14源极层15阱层16、60沟槽源极结构17厚膜氧化膜18、63源极电极19漏极电极20源极沟槽21第一氧化膜22第二氧化膜31栅极沟槽32栅极氧化膜33、53栅极电极33Α、51多晶硅层34覆盖氧化膜52栅极用钨层61源极用钨层62AlSi 层
具体实施例方式<前提技术>在说明本发明的半导体装置及其制造方法之前，针对成为本发明的前提技术 的半导体装置及其制造方法进行说明。在以下，作为半导体装置，以双沟槽单元结构的 MOS (Metal Oxide Semiconductor，金属氧化物半导体)场效应晶体管(Field Effect Transistor ；简称FET)为例进行说明。以下，将MOS场效应晶体管称为“M0SFET”。图1是表示本发明的前提技术的M0SFET1的结构的剖面图。MOSFET 1是将第一导 电型作为η型、将第二导电型作为ρ型的η沟道型MOSFET。M0SFET1具备形成有栅极沟槽31和源极沟槽20的半导体衬底10。半导体衬底10在高浓度的η型(以下，有时称为“η+ 型”)的半导体衬底(以下，有时称为“η+衬底”)lla上，具备通过外延生长形成的低浓度 的η型(以下，有时称为“η-型”)的半导体层(以下，有时称为“η-层”)llb。在半导体衬底10的厚度方向的一方侧的表面部，具体地在η-层lib的厚度方向 一方侧的表面部，形成有在导通时形成沟道的P型的基极层12。基极层12构成η-层lib 的厚度方向一方侧的表面部的一部分。贯通该基极层12形成栅极沟槽31，形成有沟槽栅极 结构13。沟槽栅极结构13包含栅极氧化膜32，在栅极沟槽31的内壁形成；栅极电极33， 隔着栅极氧化膜32在栅极沟槽31内形成；以及栅极电极33上的覆盖氧化膜34。M0SFET1 包含多个沟槽栅极结构13。通过各沟槽栅极结构13的栅极沟槽31区分的区域，构成作为 双沟槽单元结构的结构单位的单位单元。在基极层12的厚度方向一方侧的表面部，夹着沟槽栅极结构13形成有比基极层 12浅的η+型的源极层14。夹着沟槽栅极结构13的2个源极层14分别构成相邻的2个单 位单元。各单位单元包含源极层14，在沟槽栅极结构13的一方侧的侧方设置；以及源极 层14，在与该沟槽栅极结构13相邻的另一个沟槽栅极结构13的另一方侧的侧方设置。在各单位单元中的源极层14彼此之间，形成有源极沟槽20。源极沟槽20形成得 比沟槽栅极结构13的栅极沟槽31浅。在规定源极沟槽20的底部的基极层12的表面部， 形成有比基极层12浓度高的ρ型(以下，有时也称为“P+型”)的阱层15。基极层14和阱 层15构成基极层12的厚度方向一方侧的表面部的一部分。为了缩小M0SFET1的单位单元结构，仅以栅极沟槽31的宽度的缩小以及阱层15 等的各扩散层的宽度的缩小是有极限的。因此，在M0SFET1中，将源极电极18的接触结构， 从在同一平面上与源极层14和阱层15的双方接触的结构，变更为作为三维形状的接触结 构的沟槽接触结构，即沟槽源极结构16。在沟槽源极结构16中，源极电极18向源极层14 的接触，在源极层14的侧面进行。由此，从厚度方向一方侧平面地观察半导体衬底10时的 接触面积大幅缩小，能够实现单位单元结构的小型化。接着，针对M0SFET1的制造方法进行说明。图2 图20是用于说明成为本发明的 前提技术的M0SFET1的制造方法的图。在以下的MOSFET 1的制造方法的说明中，为了容易 理解，省略晶片洗净工序、离子注入时的掩模氧化工序、源极电极形成后的涂膜形成工序、 阻挡金属形成工序、以及背面磨削工序。图2是表示η型半导体衬底11的剖面图。首先，如图2所示，作为晶片，准备在η+ 衬底Ila的厚度方向一方侧的表面上通过外延生长形成了 η-层lib的η型半导体衬底11。 作为晶片材料，使用硅。图3是表示第一氧化膜21的形成结束的阶段的η型半导体衬底11的状态的剖面 图。接着如图3所示，在η型半导体衬底11上，具体地在η-层lib的厚度方向一方侧的表 面整体，形成第一氧化膜21。第一氧化膜21例如是热氧化膜，通过对η-层lib的厚度方向 一方侧的表面部进行热氧化而形成。图4是表示在向成为终端区域的部分进行离子注入时的η型半导体衬底11的状 态的剖面图。终端区域在形成M0SFET1的单位单元的晶体管区域的周围形成。在图4中， 为了避免图变得繁杂，省略终端区域的图示，仅显示晶体管区域。通过照相制版和蚀刻，除 去在成为终端区域的部分的η-层lib上形成的第一氧化膜21，使第一氧化膜21在终端区域开口。在晶体管区域中，如图4所示，第一氧化膜21不开口。接着，将残存的第一氧化膜 21作为掩模，对成为η-层lib的终端区域的部分离子注入ρ型杂质、例如硼(B)之后，通过 驱动扩散(drive diffusion)，作为ρ型区域形成终端区域。图5是表示在向成为基极层12的部分进行离子注入时的η型半导体衬底11的状 态的剖面图。接着如图5所示，通过照相制版和蚀刻，除去在晶体管区域的η-层lib上形 成的第一氧化膜21，使第一氧化膜21在晶体管区域中开口。接着，将残存的第一氧化膜21 作为掩模，对成为η-层lib的基极层12的部分、即晶体管区域的η-层11b，离子注入ρ型 杂质，例如硼。图6是表示基极层12的形成结束的阶段的半导体衬底IOA的状态的剖面图。接 着如图6所示，通过对离子注入的ρ型杂质进行驱动扩散，形成基极层12。基极层12在晶 体管区域的η-层lib的厚度方向一方侧的表面部形成。将在η-层lib形成了基极层12 的状态的η型半导体衬底11称为半导体衬底10Α。图7是表示在向成为源极层14的部分进行离子注入时的半导体衬底IOA的状态 的剖面图。在图7中，为了避免图变得繁杂，省略终端区域的图示，仅显示晶体管区域。在 照相制版中，形成在晶体管区域的成为源极层14的部分开口、并覆盖作为不需要形成源极 层14的区域的终端区域的抗蚀剂图案。在晶体管区域中，如图7所示，抗蚀剂图案被开口， 基极层12的表面露出。经由抗蚀剂图案，离子注入η型杂质、例如砷。由此，对晶体管区域 的成为源极层14的部分、具体地对在基极层12中成为源极层14的部分，离子注入η型杂 质。图8是表示在源极层14的形成结束的阶段的半导体衬底IOB的状态的剖面图。接 着如图8所示，在除去抗蚀剂图案之后，通过对离子注入的η型杂质进行驱动扩散，形成高 浓度的η+型的源极层14。源极层14在晶体管区域的基极层12的厚度方向一方侧的表面 部有选择地形成。将在基极层12中形成了源极层14的半导体衬底10Α，以附图标记“10Β”表不。图9是表示在第二氧化膜22的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图9所示，在半导体衬底IOB上的整个面，具体地在构成晶体管区域的厚度方向 一方侧的表面部的源极层14的表面整体、以及终端区域的厚度方向一方侧的表面整体，形 成第二氧化膜22。第二氧化膜22例如是热氧化膜，通过对源极层14和终端区域的厚度方 向一方侧的表面部进行热氧化而形成。图10是表示在第二氧化膜22的蚀刻中使用的抗蚀剂的除去结束的阶段的半导体 衬底IOB的状态的剖面图。接着，以成为形成栅极电极33的栅极沟槽31的掩模的方式，以 照相制版形成抗蚀剂图案。具体地，形成在形成栅极沟槽31的部分开口的抗蚀剂图案。在 将形成的抗蚀剂图案作为掩模，对第二氧化膜22进行蚀刻之后，除去抗蚀剂。由此，如图10 所示，在形成栅极沟槽31的部分的第二氧化膜22中形成开口。图11是表示栅极沟槽31的形成结束的阶段的半导体衬底IOB的状态的剖面图。 接着如图11所示，将残存的第二氧化膜22作为掩模，进行蚀刻、即半导体衬底IOB的蚀刻， 形成栅极沟槽31。具体地，以贯通通过第二氧化膜22的开口露出的部分的源极层14及其 下层的基极层12、到达η-层lib的内部的方式，形成栅极沟槽31。图12是表示在第一氧化膜22的形成结束的阶段的半导体衬底IOB的状态的剖面图。接着如图12所示，除去第二氧化膜22。由此，获得在晶体管区域中形成有从源极层14 的表面到达η-层lib的内部的栅极沟槽31的半导体衬底10B。图13是表示在栅极氧化膜32的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图13所示，在半导体衬底IOB的整个面形成栅极氧化膜32。具体地，在晶体管 区域的源极层14的厚度方向一方侧的表面整体、栅极沟槽31的表面整体、以及终端区域的 厚度方向一方侧的表面整体，形成栅极氧化膜32。栅极氧化膜32例如是热氧化膜，通过对 源极层14的厚度方向一方侧的表面部、栅极沟槽31的内表面部、以及终端区域的厚度方向 一方侧的表面部进行热氧化而形成。图14是表示在多晶硅层33A的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图14所示，在半导体衬底IOB的整个面堆积导电性的多晶硅之后，进行回蚀刻 (etch back)，仅在栅极沟槽31的内部形成多晶硅33A。图15是表示在厚膜氧化膜17的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图15所示，对在栅极沟槽31的内部形成的多晶硅层33A的表面进行氧化，形成 覆盖栅极沟槽31的内部的多晶硅的覆盖氧化膜(cap oxide film) 34。由此，形成以覆盖氧 化膜34覆盖的栅极电极33。接着，在半导体衬底IOB的厚度方向一方侧的表面整体、具体 地在露出的栅极氧化膜32和覆盖氧化膜34的表面整体，形成用于绝缘栅极电极33的厚膜 氧化膜17。图16是表示在厚膜氧化膜17的蚀刻中使用的抗蚀剂的除去结束的阶段的半导体 衬底IOB的状态的剖面图。接着，以成为源极电极18的接触部分的源极沟槽20的掩模的 方式，以照相制版形成抗蚀剂图案。具体地，形成在形成源极沟槽20的部分开口的抗蚀剂 图案。在将形成的抗蚀剂图案作为掩模，对厚膜氧化膜17和栅极氧化膜32进行蚀刻之后， 除去抗蚀剂。由此，如图16所示，在形成源极沟槽20的部分的厚膜氧化膜17和栅极氧化 膜32中形成开口。图17是表示在栅极沟槽20的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图17所示，将残存的厚膜氧化膜17和栅极氧化膜32作为掩模，进行硅的蚀刻、 即半导体衬底IOB的蚀刻，形成源极沟槽20。具体地，以贯通通过厚膜氧化膜17和栅绝缘 膜32的开口而露出的部分的源极层14、到达基极层12的表面的方式，形成源极沟槽20。图18是表示在阱层15的形成结束的阶段的半导体衬底10的状态的剖面图。接 着如图18所示，对构成源极沟槽20的底部的基极层12，离子注入ρ型杂质、例如硼，通过进 行驱动扩散，形成P+型的阱层15。将在基极层12中形成了阱层15的半导体衬底10B，以 附图标记“10”表示。图19是表示在源极电极18的形成结束的阶段的半导体衬底10的状态的剖面 图。图19是晶体管区域的图，针对终端区域，为了避免图变得繁杂，省略图示。接着，以埋 入源极沟槽20的方式，在半导体衬底10的整个面堆积成为源极电极18的导电性材料、例 如Al-Si，形成电极膜。接着，通过照相制版和蚀刻，除去终端区域等的不要源极电极18的 区域上的电极膜，形成源极电极18。源极电极18如图19所示，在晶体管区域中形成，不在 终端区域中形成。图20是表示在漏极电极19的形成结束的阶段的半导体衬底10的状态的剖面图。 接着如图20所示，在η+衬底Ila的厚度方向另一方侧的表面，例如通过溅射形成漏极电极19。由此，获得上述图1所示的M0SFET1。如上所述，在本发明的前提技术的M0SFET1中，为了实现大幅度的结构的小型化， 将源极电极18的接触部分作为沟槽结构，采用向在源极沟槽20的侧面露出的源极层14进 行接触的三维形状的接触结构。可是，成为接触部分的源极沟槽20难以用通过溅射等形成的Al-Si膜掩埋，因此 在源极电极18的内部产生被称为孔洞的空洞，存在招致电极电阻增大的问题。此外也有源 极电极18在源极沟槽20的的部分中隆起，在源极电极18的表面产生凹凸，与引线接合等 的外部布线的连接电阻增大的问题。此外，MOSFET小型化的进展导致栅极电阻的增大，招致时间常数CR的上升引起的 切换时的延迟的增大。此外，由于栅极电阻的增大，在单一的芯片内，在切换速度中产生变 动，容易发生不动勻的工作。进而，在小型的区域中密集有现有技术的一倍以上的沟槽，在大电流且高温的条 件下进行工作的功率元件中，在沟槽形成区域中产生的应力成为问题。当应力过大时，可能 引起结晶的缺陷产生，进而引起漏电流的增大，因此需要尽可能地缓和应力。因此在本发明 的半导体装置中，采用以下所示的实施方式的结构。〈实施方式〉图21是本发明的一个实施方式的半导体装置的M0SFET50的剖面图。因为图21 所示的本实施方式的M0SFET50的结构，与上述的图1所示的前提技术的M0SFET1的结构类 似，所以仅针对不同的部分进行说明，对对应的部分赋予同一附图标记，省略共同的说明。 本实施方式的M0SFET50适合于作为功率半导体装置使用。在本实施方式中，作为半导体装 置的M0SFET50是将第一导电型作为η型、将第二导电型作为ρ型的η沟道型M0SFET。即在 本实施方式中，η型相当于第一导电型，ρ型相当于第二导电型。η-层lib相当于第一半导 体层。基极层12相当于第二半导体层。源极层14相当于第三半导体层。阱层15相当于 第四半导体层。栅极氧化膜32相当于栅极绝缘膜。厚膜绝缘膜17相当于层间绝缘膜。在本实施方式中，在源极电极63中，作为填充到源极沟槽20内的第一导电体层具 备源极用钨层61，并且作为连接引线接合等的外部布线的第二导电体层具备AlSi层62。 即在本实施方式中，源极用钨层61相当于第一导电体层，AlSi层62相当于第二导电体层。 此外源极电极63相当于接触电极。源极沟槽20相当于接触沟槽。像这样，源极电极63构成为具备由相互不同的材料构成的源极用钨层61和 AlSi层62。在构成沟槽源极结构60的源极沟槽20中，填充钨，形成有源极用钨层61。源 极用钨层61构成源极电极63的下层结构。AlSi层62作为源极电极63的上层结构，与源 极用钨层61相接，并且覆盖源极用钨层61和厚膜绝缘膜17而形成。AlSi层62以Al-Si 形成。源极电极63通过将源极钨层61填充到源极沟槽20内，从而与源极层14和阱层15 相接。此外在本实施方式中，在构成沟槽栅极结构M的栅极电极53中，作为在栅极沟槽 31内的包含底部的一部分中填充的内部栅极电极具备多晶硅层51，并且作为低电阻栅极 电极具备栅极用钨层52。即在本实施方式中，多晶硅层51相当于内部栅极电极，栅极用钨 层52相当于低电阻栅极电极。栅极用钨层52在栅极沟槽31的上部、具体地在栅极沟槽31的开口部附近，通过填充作为与填充到源极沟槽20中的材料相同的材料的钨而形成。多晶硅层51在栅极沟槽 31的下部、具体地从栅极沟槽31的底部到中间部而形成，构成栅极电极53的下部。像这 样，多晶硅层51被填充到栅极沟槽31的包含底部的一部分中。栅极用钨层52设置在多晶 硅层51上。具体地，栅极用钨层52与多晶硅层51相接，填充栅极沟槽31内的残余部分、 即除去形成多晶硅层51的部分之外的残余的部分中。此外在本实施方式中，作为低电阻栅极电极的栅极用钨层52的下端、即与多晶硅 层51相接的面，与源极层14的下端、即源极层14和基极层12的界面相比，位于源极层14 一侧。换句话说，栅极用钨层52的与多晶硅层51相接的面，与源极层14的与基极层12的 界面相比，位于半导体衬底10的厚度方向一方侧，具体地是朝向图21的纸面的上侧。像这样在本实施方式中，源极电极63构成为具备作为第一导电体层的源极用钨 层61、以及作为第二导电体层的AlSi层62。像这样，通过将源极电极63分为第一导电体 层和第二导电体层，从而作为第一导电体层和第二导电体层，能够分别使用最优的材料，因 此能够分别使其发挥最优的性能。具体来说，被填充第一导电体层的源极沟槽20，伴随着M0SFET50的小型化而宽度 变窄。钨与AlSi等的其它导电材料相比容易填充到宽度窄的沟槽内，因此通过作为第一导 电体层的材料使用钨，能够不使孔洞产生而埋入源极沟槽20。由此，能够防止孔洞导致的源 极电极63的电阻的增大。此外，能够防止源极用钨层61上的AlSi层隆起，因此能够防止 在构成源极电极63的表面的AlSi层62的表面中产生凹凸，能够使源极电极63的表面平 坦化。因此，能够防止表面的凹凸导致的与外部布线的连接电阻的增大。此外作为第二导电体层的AlSi层62构成源极电极63的连接外部布线的部分。 AlSi与钨相比是低电阻，因此通过将源极电极63分为第一导电体层和第二导电体层，作 为第二导电体层的材料使用AISi，从而能够将与外部布线的连接电阻较低地维持为与用 AlSi构成源极电极整体的情况相同的程度。换句话说，不使与外部布线的连接电阻增大，就 能够如上述那样以源极用钨层61来填充源极沟槽20。因此，能够防止伴随小型化的源极电 极63的电阻的增大，并且防止与外部布线的连接电阻的增大。此外在本实施方式中，栅极电极53构成为具备作为内部栅极电极的多晶硅层 51、和作为低电阻栅极电极的栅极用钨层52。钨与多晶硅相比是低电阻。栅极电极的电阻 伴随被称为设计收缩的芯片尺寸的小型化而容易上升，但通过设置栅极用钨层52，以钨构 成栅极电极53的一部分，由此与前提技术中的栅极电极33那样整体以多晶硅构成的情况 相比，能够将伴随设计收缩(design shrink)而容易上升的栅极电极的电阻抑制得较低，能 够使栅极电极低电阻化。由此，能够抑制伴随小型化的栅极电极53的电阻的增大，因此能够防止栅极电极 53导致的延迟，防止时间常数CR的上升引起的切换时的延迟。此外能够抑制在单一的芯片 内，栅极电极53的电阻的引起的切换速度的变动，因此能够防止并联连接的许多单位单元 的不均勻的工作。
此外在本实施方式中，对构成沟槽栅极结构M的栅极沟槽31、以及构成沟槽源极 结构60的源极沟槽20，填充相同的材料，具体地是钨。更详细地，在栅极沟槽31中填充的 作为低电阻栅极电极的栅极用钨层52、和在源极沟槽20中填充的作为第一导电体层的源 极用钨层61，由同一种材料、具体是钨构成。由此，能够提高结构的均勻性，缓和在形成了栅极沟槽31和源极沟槽20的部分(以下，有时称为“沟槽部”)中产生的应力。此外，通过缓 和应力，能够抑制位错(dislocation)等的结晶缺陷的产生，因此能够防止结晶缺陷导致 的不良影响，例如漏电流的增大等。此外在本实施方式中，作为低电阻栅极电极的栅极用钨层52的下端、即与多晶硅 层51相接的面，与源极层14的下端、即源极层14的与基极层12的界面相比，位于源极层 14 一侧。在对栅极电极53赋予导通信号时，在源极层14下的基极层12中形成沟道。如上 所述，通过构成为栅极用钨层52的下端与源极层14的下端相比位于源极层14 一侧，从而 能够成为作为低电阻栅极电极的栅极用钨层52、与作为实际形成沟道的部分的基极层12 不邻接的结构。由此，在对栅极电极53赋予导通信号时，能够使作为低电阻栅极电极的栅 极用钨层52，不与在基极层12中形成的沟道邻接，因此能够防止在切换等中，工作瞬间变 得不稳定。接着，针对作为本发明的一个实施方式的半导体装置的M0SFET50的制造方法进 行说明。图22 图30是用于说明作为本发明的一个实施方式的M0SFET50的制造方法的 图。以下，参照图22 图30并且参照上述的图2 图13，针对M0SFET50的制造方法进行 说明。在以下的M0SFET50的制造方法的说明中，为了容易理解，省略晶片洗净工序、离子注 入时的掩模氧化工序、源极电极形成后的涂膜形成工序、阻挡金属形成工序、以及背面磨削 工序。在本实施方式中，首先也进行与前提技术的MOSFET 1的制造方法中的图2 图13 所示的工序同样的工序。具体地，首先如图2所示，准备在作为高浓度的η型的半导体衬底 的η+衬底Ila的厚度方向一方侧的表面上，通过外延生长，形成了作为低浓度的η型的半 导体层的η-层lib的η型半导体衬底11。接着如图3所示，在η型半导体衬底11上，具体地在η_层lib的厚度方向一方侧 的表面整体，形成第一氧化膜21。接着如图4所示，在晶体管区域中不使第一氧化膜21开 口，在未图示的终端区域中通过照相制版使第一氧化膜21开口，离子注入ρ型杂质、例如硼 (B)，通过进行驱动扩散，形成终端区域。接着如图5所示，通过照相制版在晶体管区域中使第一氧化膜21开口，在成为 η-层lib的基极层12的部分中离子注入ρ型杂质、例如硼。接着如图6所示，通过对离子 注入的P型杂质进行驱动扩散，从而在η-层lib的厚度方向一方侧的表面部形成基极层 12。接着如图7所示，在晶体管区域的成为源极层14的部分中开口，以覆盖不要形成 源极层14的终端区域的方式以照相制版形成抗蚀剂图案，经由抗蚀剂图案离子注入η型杂 质、例如砷。接着如图8所示，在除去抗蚀剂图案之后，通过对离子注入的η型杂质进行驱 动扩散，从而在晶体管区域的基极层12的厚度方向一方侧的表面部，有选择地形成作为高 浓度的η型的半导体层的源极层14。接着如图9所示，在半导体衬底IOB上的整个面，具体 地在构成晶体管区域的表面的源极层14的表面整体、以及终端区域的表面整体，形成第二 氧化膜22。接着如图10所示，以成为形成栅极电极53的栅极沟槽31的掩模的方式，以照相 制版形成抗蚀剂图案，将形成的抗蚀剂图案作为掩模，对第二氧化膜22进行蚀刻，之后除 去抗蚀剂。接着如图11所示，将残存的第二氧化膜22作为掩模，对构成半导体衬底IOB的硅进行蚀刻，形成贯通源极层14和基极层12并到达η-层lib的栅极沟槽31。接着如图 12所示，除去第二氧化膜22。接着如图13所示，在半导体衬底IOB的整个面形成栅极氧化 膜32。在本实施方式中，以下的工序与前提技术不同。图22是表示在多晶硅层51的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图22所示，在半导体衬底IOB的整个面作为导电性材料堆积导电性的多晶硅之 后，对多晶硅进行回蚀刻。在本实施方式中，仅在栅极沟槽31的内部形成多晶硅层51，并且 多晶硅层51的上端、即厚度方向一方侧的表面，与作为晶片的半导体衬底IOB的厚度方向 一方侧的表面、即源极层14的厚度方向一方侧的表面相比，到厚度方向的另一方侧、即朝 向图22的纸面的下侧为止，对多晶硅进行回蚀刻。多晶硅的回蚀刻，更具体地以如下方式进行，S卩，回蚀刻后的多晶硅层51的厚度 方向一方侧的表面，与源极层14的厚度方向一方侧的表面相比位于厚度方向另一方侧，与 源极层14的厚度方向另一方侧相比位于厚度方向一方侧。也就是说，多晶硅被回蚀刻，直 到回蚀刻后的多晶硅层51的厚度方向一方侧的表面变为位于源极层14内。像这样在栅极 沟槽31内的包含底部的一部分中，隔着栅极氧化膜32填充作为导电性材料的多晶硅，形成 多晶硅层51。图23是表示在栅极用钨层52的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图23所示，在将作为低电阻栅极电极的栅极用钨层52的钨在半导体衬底IOB 的整个面堆积之后，进行回蚀刻，仅在栅极沟槽31的内部形成栅极用钨层52。由此，形成栅 极电极53。钨的回蚀刻以如下方式进行，即，直到在半导体衬底IOB的厚度方向中，栅极用 钨层52的上端、即厚度方向一方侧的表面的位置与半导体衬底IOB的厚度方向一方侧的表 面位置变为大致相等。这样，在栅极沟槽31内的残余部分、即除去形成多晶硅层51的部分 后的残余的部分中，隔着栅极氧化膜32填充作为比多晶硅电阻低的导电性材料的钨，以与 多晶硅层51相接的方式形成栅极用钨层52。由此，形成栅极电极33。以上述方式，在栅极 沟槽31内隔着栅极氧化膜32形成栅极电极33。图M是表示在厚膜氧化膜17的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着如图M所示，在半导体衬底IOB的厚度方向一方侧的表面整体、具体地在露出的 栅极氧化膜32和栅极用钨层52的表面整体，形成用于绝缘栅极电极53的厚膜氧化膜17。图25是表示在厚膜氧化膜17的蚀刻中使用的抗蚀剂的除去结束的阶段的半导体 衬底IOB的状态的剖面图。接着与上述图16所示的工序同样地，以成为源极电极63的接触 部分的源极沟槽20的掩模的方式，以照相制版形成抗蚀剂图案。将形成的抗蚀剂图案作为 掩模，对厚膜氧化膜17和栅极氧化膜32进行蚀刻之后，除去抗蚀剂。由此，如图25所示， 在形成源极沟槽20的部分的厚膜氧化膜17和栅极氧化膜32形成开口。图沈是表示在源极沟槽20的形成结束的阶段的半导体衬底IOB的状态的剖面 图。接着与上述的图17所示的工序同样地，如图沈所示，将残存的厚膜氧化膜17和栅极 氧化膜32作为掩模，进行构成半导体衬底IOB的硅的蚀刻，形成贯通源极层14并到达基极 层12的源极沟槽20。图27是表示在阱层15的形成结束的阶段的半导体衬底10的状态的剖面图。接 着与上述图18所示的工序同样地，如图27所示，对构成源极沟槽20的底部的基极层12离 子注入P型杂质、例如硼，通过驱动扩散，形成作为比基极层12高浓度的ρ+型的半导体层的阱层15。以附图标记“10”表示在基极层12中形成有阱层15的半导体衬底10B。图观是表示在源极用钨层61的形成结束的阶段的半导体衬底10的状态的剖面 图。接着如图观所示，在源极沟槽20内填充与构成作为低电阻栅极电极的栅极用钨层52 的导电性材料是相同的导电性材料的钨，形成源极用钨层61。具体地，在以埋入源极沟槽20的方式在半导体衬底10的整个面堆积钨之后，进行 回蚀刻，仅在源极沟槽20的内部形成源极用钨层61。由此，形成构成源极电极63的下层 的源极用钨层61。在本实施方式中，进行形成源极用钨层61时的回蚀刻，直到在半导体衬 底10的厚度方向中，源极用钨层61的上端、即厚度方向一方侧的表面，与半导体衬底10的 厚度方向一方侧的表面相比，少许位于厚度方向另一方侧、即朝向图观的纸面变为少许下 侧。图四是表示在源极电极63的形成结束的阶段的半导体衬底10的状态的剖面 图。图四是晶体管区域的图，针对终端区域，为了避免图变得繁杂而省略图示。接着如图 29所示，使用与构成源极用钨层61的导电性材料不同的导电性材料，在本实施方式中使用 ΑΙ-Si,以与源极用钨层61相接，隔着厚膜绝缘膜17覆盖源极层14和栅极电极33的方式， 形成AlSi层62。具体地，在半导体衬底10的整个面堆积Al-Si之后，以照相制版和蚀刻除去终端 区域等的不需要源极电极63的区域上的Al-Si，由此形成AlSi层62。由此，形成源极电极 63。像这样以在源极沟槽20内与源极层14和阱层15相接的方式，形成源极电极63。图30是表示在漏极电极19的形成结束的阶段的半导体衬底10的状态的剖面图。 接着，与图20所示的工序同样地，如图30所示，在作为晶片的背面的半导体衬底10的背 面，具体地在η+衬底Ila的厚度方向另一方侧的表面形成漏极电极19。由此，获得上述的 图21所示的M0SFET50。如上所述，根据本实施方式，在源极沟槽20中埋入钨而形成源极用钨层61之后， 以覆盖源极用钨层61和厚膜绝缘膜17的方式形成AlSi层62，由此形成源极电极63。由 此，不使孔洞产生就能够埋入源极沟槽20，因此即使由于小型化而源极沟槽20的宽度变 窄，也能够形成低电阻的源极电极63。此外能够防止在源极电极63的表面产生凹凸，能够 使源极电极63的表面平坦化，因此能够形成与外部布线的连接电阻低的源极电极63。此外根据本实施方式，通过在栅极沟槽31内依次形成多晶硅层51和栅极用钨 层52，从而形成栅极电极53。由此，能够形成低电阻的栅极电极53。因此，能够制造如下 M0SFET50，该M0SFET50能够防止时间常数CR的上升引起的切换时的延迟、以及并联连接的 许多单位单元的不均勻的工作。此外在本实施方式中，栅极电极53的埋入栅极沟槽31中的部分、和源极电极63 的埋入源极沟槽20中的部分以相同材料、具体是钨而形成。由此，能够提高结构的均勻性， 因此能够制作缓和了在沟槽部产生的应力的M0SFET50。以上所述的本实施方式不过是本发明的例示，在本发明的范围内能够变更结构。 例如，在本实施方式中，作为半导体装置的M0SFET50是将第一导电型作为η型，将第二导电 型作为P型的η沟道型M0SFET，但是使掺杂的极性反转，将第一导电型作为ρ型、将第二导 电型作为η型的ρ沟道型MOSFET也可。此外在本实施方式中，作为晶片材料使用硅，但使用碳化硅(SiC)也可。关于使用碳化硅的技术，正在进行开发，期待能够获得高效率的半导体装置。即使在使用这样的碳化 硅的情况下，通过采用本实施方式的结构，能够实现与本实施方式同样的上述的优越效果。
此外在本实施方式中，半导体装置是M0SFET50，但并不限定于此，只要是2种电极 成为沟槽接触结构的装置即可。例如，也可以是栅极电极和发射极电极具有沟槽接触结构 的绝缘栅双极晶体管(Insulated GateBipolar Transistor，略称为IGBT)。在IGBT的情 况下，栅极电极与本实施方式的栅极电极53同样地构成，发射极电极与本实施方式的源极 电极63同样地构成。通过对IGBT应用本实施方式的结构，能够实现与本实施方式相同的 上述优越的效果。
权利要求
1.一种半导体装置，其特征在于，具备 第一导电型的第一半导体层；第二导电型的第二半导体层，在所述第一半导体层的厚度方向一方侧的表面部形成； 第一导电型的第三半导体层，在所述第二半导体层的厚度方向一方侧的表面部有选择 地形成；栅极电极，在贯通所述第二和第三半导体层并到达所述第一半导体层的栅极沟槽内， 隔着栅极绝缘膜被填充；第二导电型的第四半导体层，在所述第二半导体层中形成，比所述第二半导体层浓度 高，所述第二半导体层构成贯通所述第三半导体层并到达所述第二半导体层的接触沟槽的 底部；以及接触电极，填充在所述接触沟槽内，与所述第三和第四半导体层相接， 所述栅极电极具备内部栅极电极，在所述栅极沟槽的包含底部的一部分中填充；以及 低电阻栅极电极，与所述内部栅极电极相接，填充到所述栅极沟槽内的残余部分，比所 述内部栅极电极的电阻低， 所述接触电极具备第一导电体层，在所述接触沟槽内填充；以及第二导电体层，与所述第一导电体层相接，隔着层间绝缘膜覆盖所述第三半导体层和 所述栅极电极，所述第一导电体层和所述第二导电体层由相互不同的材料构成， 所述低电阻栅极电极和所述第一导电体层由相同材料构成。
2.根据权利要求1所述的半导体装置，其特征在于，所述低电阻栅极电极的与所述内 部栅极电极相接的面，与所述第三半导体层的与所述第二半导体层的界面相比，位于所述第三半导体层一侧。
3.根据权利要求1所述的半导体装置，其特征在于，该半导体装置是MOS场效应晶体 管，其中，所述接触电极是源极电极，并且在所述第一半导体层的厚度方向另一方侧具备漏 极电极。
4.根据权利要求1所述的半导体装置，其特征在于，该半导体装置是绝缘栅双极晶体 管，其中，所述接触电极是发射极电极，并且在所述第一半导体层的厚度方向另一方侧具备 第二导电型的第五半导体层和集电极电极。
5.根据权利要求1 4的任一项所述的半导体装置，其特征在于，所述第一 第四半导 体层通过碳化硅形成。
6.一种半导体装置的制造方法，其特征在于，具备在第一导电型的第一半导体层的厚度方向一方侧的表面部，形成第二导电型的第二半 导体层的工序；在所述第二半导体层的厚度方向一方侧的表面部，有选择地形成第一导电型的第三半 导体层的工序；形成栅极沟槽的工序，该栅极沟槽贯通所述第二和第三半导体层并到达所述第一半导 体层；在所述栅极沟槽内，隔着栅极绝缘膜形成栅极电极的工序；形成接触沟槽的工序，该接触沟槽贯通所述第三半导体层并到达所述第二半导体层； 在构成所述接触沟槽的底部的所述第二半导体层中，形成比所述第二半导体层浓度高 的第二导电型的第四半导体层的工序；以及以在所述接触沟槽内与所述第三和第四半导体层相接的方式，形成接触电极的工序， 在所述形成栅极电极的工序中，具备在所述栅极沟槽内的包含底部的一部分中，隔着所述栅极绝缘膜填充导电性材料，形 成内部栅极电极的工序；以及在所述栅极沟槽内的残余部分中，隔着所述栅极绝缘膜，填充比构成所述内部栅极电 极的导电性材料电阻低的导电性材料，以与所述内部栅极电极相接的方式形成低电阻栅极 电极的工序，在所述形成接触电极的工序中，具备在所述接触沟槽内，填充与构成所述低电阻栅极电极的导电性材料相同的导电性材 料，形成第一导电体层的工序；以及使用与构成所述第一导电体层的导电性材料不同的导电性材料，以与所述第一导电体 层相接、隔着层间绝缘膜覆盖所述第三半导体层和所述栅极电极的方式，形成第二导电体层的工序。
全文摘要
本发明涉及半导体装置及其制造方法。提供能够防止切换时的延迟和不均匀工作、并且尽可能地缓和了在沟槽形成区域中产生的应力的半导体装置及其制造方法。以多晶硅层(51)、和比多晶硅层(51)电阻低的栅极用钨层(52)沟槽源极电极(63)。此外以在源极沟槽(20)内填充的源极用钨层(61)、和与源极用钨层(61)相接并隔着厚膜绝缘膜(17)覆盖源极层(14)和栅极电极(53)的AlSi层(62)，沟槽源极电极(63)。
文档编号H01L29/41GK102054868SQ20101026769
公开日2011年5月11日 申请日期2010年8月30日 优先权日2009年10月26日
发明者引地敏彰 申请人:三菱电机株式会社