专利名称：一种半导体装置的制作方法
技术领域：
本发明是有关于ー种半导体装置，且特别是有关于ー种使用在高电压装置的半导体装置。
背景技术：
横向双扩散金属氧化物半导体(LDMOS)装置传统上应用于高电压应用。图I绘示传统横向双扩散金属氧化物半导体的例子。图I中的传统横向双扩散金属氧化物半导体包括高电压N型阱区域102于P型衬底100上。P型阱110与N型阱120形成于高电压N型阱区域102中。栅极通过栅极氧化层175与多晶硅栅极层170形成。栅极层170的一部分，被称为场板，也延伸于中央场氧化(FOX)区域162之上。相对厚的中央场氧化区域162是通过减少在栅极边缘的电场拥挤以增加装置的击穿电压。此外，形成两个额外的场氧化区域160与164，各在横向双扩散金属氧化物半导体装置的各侧，用以使横向双扩散金属氧化 物半导体装置与其它装置隔离。N+掺杂区域180形成于N型阱120中以形成漏极区域，且另ー N+掺杂区域185形成于P型阱110中以形成源极区域。此外，关于N+掺杂区域185形成于P型阱110中，提供一相邻的P+增强区域190以减少电阻率。图I中绘示的横向双扩散金属氧化物半导体可通过美国专利7，192，834所揭露的来制造，特此纳入參考。具有被称为双降低表面电场结构的装置，其中一漂移层形成于半导体有源层的表面中是可被知晓的，且降低表面电场层形成于漂移层的表面中。举例来说，美国专利6，614，089揭露N型金属氧化物半导体场效应晶体管(N-MOSFET)是被制造以具有有源层及降低表面电场层，此两者是P型，且漂移层是N型。在金属氧化物半导体场效应晶体管中具有如此结构，N型漂移层被夹于位在上侧的P型降低表面电场层以及位于下侧的P型有源层，且因此可被轻易的耗尽。因此，漂移层可被掺杂高剂量的N型载子杂质，从而提供降低导通电阻的好处。当设计横向双扩散金属氧化物半导体装置时，是希望装置在操作时具有非常高的击穿电压以及低导通电阻。当具有低导通电阻与高击穿电压的横向双扩散金属氧化物半导体装置使用于高压应用时，一般将存在相对低的电カ损失。问题在于当设计如此的横向双扩散金属氧化物半导体装置时，想具有最大的击穿电压会相反的影响到导通电阻，反之亦然。因此，希望找出新方法用以改善横向双扩散金属氧化物半导体装置的击穿电压与导通电阻之间的权衡。特别在不需降低装置特性下，可用以减小横向双扩散金属氧化物半导体装置的特征尺寸。
发明内容
根据本发明的一方面，提出一种半导体装置。半导体装置包括一源极区域、一漏极区域、一漂移区域、一分离栅极以及ー栅极区域。源极区域于ー衬底上。漏极区域于衬底上。漂移区域位于源极区域与漏极区域之间。分离栅极设置于漂移区域的一部分之上，且分离栅极位于源极区域与漏极区域之间。分离栅极包括一第一栅极电极与ー第二栅极电极，第ー栅极电极与第二栅极电极通过一栅极氧化层分离。栅极区域设置于漂移区域与漏极区域之间，栅极区域包括一上多晶硅层。分离栅极包括一第一栅极氧化层，位于漂移区域之上。一第一栅极电极层，形成于第一栅极氧化层的ー第一部分之上。一第二栅极氧化层，形成于第一栅极氧化层的ー第二部分及第一栅极电极层的一部分之上。一第二栅极电极层，形成于第二栅极氧化层之上。分离栅极更包括一第三栅极电极层，形成于第一栅极氧化层的ー第三部分之上。其中，第二栅极氧化层更形成于位于第一栅极电极层与第三栅极电极层之间的第一栅极氧化层的ー第四部分之上。半导体装置更包括一增强区域(pickup region)，邻接于该源极区域。其中增强区域与源极区域是相反的导电类型。漂移区域包括一降低表面电场(RESURF)区域。降低表面电场区域包括一第一降 低表面电场层，第一降低表面电场层为ー第一导电类型。降低表面电场区域是一双降低表面电场区域，且包括一第二降低表面电场层，第二降低表面电场层为ー第二导电类型。举例来说，第一导电类型是η型，且第二导电类型是P型。第一降低表面电场层被设置于第二降低表面电场层之下。第一降低表面电场层以几十到几百的千电子伏特(KeV)范围内的注入能量，与个位数到几十Ell (10的11次方)离子数/平方厘米的范围内的剂量形成，且第二降低表面电场层以几十的千电子伏特(KeV)范围内的注入能量，与个位数到几十ElUlO的11次方)离子数/平方厘米的范围内的剂量形成。第一降低表面电场层是形成于一高电压N 型讲(high-voltage N-well, HVNW)区域之上。衬底可包括一外延层。栅极区域包括多个多重栅极，此些多重栅极设置于漂移区域与漏极区域之间。根据本发明的另一方面，提出一种半导体装置。半导体装置，包括一半导体层、一漏极区域、一源极区域、一第一栅极氧化层、一第一栅极电极层、一第二栅极氧化层、一第二栅极电极层、一双降低表面电场区域以及ー栅极区域。半导体层，具有一第一导电类型。漏极区域，具有第一导电类型，漏极区域形成于半导体层之上。源极区域，具有第一导电类型，且形成于半导体层之上。源极区域与漏极区域间隔开来，以使ー漂移区域形成于漏极区域与源极区域之间。第一栅极氧化层位于漂移区域之上。第一栅极电极层形成于第一栅极氧化层的ー第一部分之上。第二栅极氧化层，形成于第一栅极氧化层的ー第二部分及第ー栅极电极层的一部分之上。第二栅极电极层形成于第二栅极氧化层之上。双降低表面电场区域形成于漂移区域的至少一部分中，双降低表面电场区域包括一第一降低表面电场层与一第二降低表面电场层，第一降低表面电场层具有第一导电类型，第二降低表面电场层具有第二导电类型且形成于第一降低表面电场层之上。栅极区域，设置于漂移区域与漏极区域之间，栅极区域包括一上多晶硅层。举例来说，第一导电类型是η型，且该第二导电类型是P型。第一降低表面电场层以几十到几百的千电子伏特(KeV)范围内的注入能量，与个位数到几十Ell (10的11次方)离子数/平方厘米的范围内的剂量形成，且第二降低表面电场层以几十的千电子伏特(KeV)范围内的注入能量，与个位数到几十ElUlO的11次方)离子数/平方厘米的范围内的剂量形成。
半导体装置更包括一第一区域与一第二区域。一第一区域，具有第一导电类型，第一区域在该半导体层内形成一第一阱。一第二区域具有第二导电类型，第二区域在半导体层内形成一第二阱。其中，漏极区域形成于第一区域中，且源极区域形成于第二区域中。半导体装置更包括ー增强区域，增强区域具有第二导电类型且形成于第二区域中。半导体装置更包括一第三栅极电极层，形成于该第一栅极氧化层的一第三部分之上。其中，第二栅极氧化层更形成于位于第一栅极电极层与第三栅极电极层之间的第一栅极氧化层的ー第四部分之上。半导体层包括一外延层。栅极区域包括多个多重栅极，此些多重栅极设置于漂移区域与漏极区域之间。为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下
图I绘示传统横向双扩散金属氧化物半导体的剖面图。图2绘示依照本发明的一实施例的横向双扩散金属氧化物半导体的剖面图。图3绘示依照本发明的一实施例的多晶硅/绝缘体栅极区域浮接的横向双扩散金属氧化物半导体装置的剖面图。图4绘示依照本发明的一实施例的ー不包括一些其它实施例包括的N型阱的横向双扩散金属氧化物半导体装置的剖面图。图5绘示依照本发明的一实施例在靠近N型阱处仅具有一多晶硅/绝缘体栅极区域的横向双扩散金属氧化物半导体装置的剖面图。图6绘示依照本发明的一实施例多晶硅/绝缘体栅极区域外接偏压Vbias的横向双扩散金属氧化物半导体装置的剖面图。图7绘示依照本发明的一实施例的源极区域，包括N+掺杂区域与P+增强区域，形成于P型阱，剩下的装置区域都形成于高电压N型阱区域中的延伸漏极金属氧化物半导体装置的剖面图。图8绘示依照本发明的一实施例相较于其它ー些实施例包括多重的多晶硅/绝缘体栅极区域的横向双扩散金属氧化物半导体装置的剖面图。图9绘示依照本发明的一实施例亦包括多重的多晶硅/绝缘体栅极区域，且源极区域，包括N+掺杂区域与P+增强区域，形成于P型阱中，剩下的装置区域都形成于高电压N型阱区域中的延伸漏极金属氧化物半导体装置的剖面图。主要元件符号说明100 P 型衬底102、202 :高电压N型阱区域110:P 型阱120 N 型阱160、164 :场氧化区域162:中央场氧化区域170 :栅极层
175 :栅极氧化层180、185、240、244 :N+掺杂区域190、248 :P+增强区域210 P 型阱220 N 型阱224:分离栅极224a :分离栅极的第一部分224b :分离栅极的第二部分
228 :第一栅极氧化层230:第一多晶硅层232 :第二栅极氧化层234:第二多晶硅层244a :延伸N+掺杂区域245、247、249 :上层252 :漂移区域254、254a、255、255a :降低表面电场区域262a、262b、262c :电容区域266:上多晶硅层267 :高温氧化层268:下多晶硅层
具体实施例方式本文揭露一功率元件的系统与制造方法，例如是横向双扩散金属氧化物半导体(LDMOS)装置或延伸漏极金属氧化物半导体(EDMOS)装置，在漂移区域中具有分离栅极与自对准双降低表面电场特征。举例来说，分离栅极可由第二多晶硅层、高温氧化层(HTO)、在多晶硅-绝缘体(PD栅极中的一般程序层与高电阻多晶硅所制成。分离栅极采用可減少峰值电场的栅极延伸，因此允许相对短的漂移区域。在漂移区域中，双降低表面电场特征可进ー步使漂移区域的尺寸縮小，且仍维持所需的低导通电阻(Ron)值。同样地，额外的上多晶硅层通过使用上多晶硅层当硬掩模(hardmask)来定义双降低表面电场特征区域的掺杂面积使得双降低表面电场特征为自对准。因此，本揭露可应用于功率元件，例如是双扩散金属氧化物半导体装置，使导通电阻(Ron)与击穿电压(Vbd)之间的权衡，优于以往的功率元件并改善制造程序。图2绘示依照本发明的一实施例的横向双扩散金属氧化物半导体的剖面图。在图2中的横向双扩散金属氧化物半导体包括于P型衬底204上的高电压N型阱区域202。P型体210与N型阱220形成于高电压N型阱区域202中。为了说明此实施例与其它实施例，假设衬底为P型衬底，且形成的阱为N型阱区域与P型阱区域。然而，本领域技术人员可理解不同区域的掺杂类型可改变以制造P型装置替代N型装置，反之亦然。在图2中的横向双扩散金属氧化物半导体包括一分离栅极224，其包括较厚的高温氧化层(HTO) 232以在区域中提供较高的击穿电压。分离栅极224包括第一栅极氧化层228、第一多晶硅层230、高温氧化层232 (第二栅极氧化层)、以及第二多晶硅层234。第一与第二多晶硅层230与234构成分离栅极224的例如第一与第二栅极电极。N+掺杂区域240形成于N型阱220中以形成漏极区域，且另ー N+掺杂区域224形成于P型体210中为了形成源极区域。此外，就形成于P型体210中的N+掺杂区域244而论，提供一相邻且较佳地为邻接的P+增强区域248以减少电阻率。分离栅极224的第一部分224a可延伸至少P型体210的一部分之上。分离栅极224的第一部分224a可延伸以相邻或邻接至源极区域的N+掺杂区域244。举例来说，N+掺杂区域244的一部分可延伸，以直接位于分离栅极224的至少部分第一部分224a之下，如所示的延伸N+掺杂区域244a。在图2中的横向双扩散金属氧化物半导体亦包括多晶硅/绝缘体(PI)栅极区域262a与262b相邻，且位于N+掺杂区域240的相对侧上。多晶硅/绝缘体/栅极区域262a与262b包括上多晶娃层266、高温氧化层267与下层栅极氧化层。
分离栅极224的第二部分224b延伸于第一部分224a与形成漏极区域的N+掺杂区域240之间。分离栅极224的第二部分224b通过漂移区域252，与N型阱220及N+掺杂区域240隔开。漂移区域252包括双降低表面电场特征，包括第一导电类型(例如是N型)的第一(下)降低表面电场区域254以及第二导电类型(例如是P型)的第二(上)降低表面电场区域255。漂移区域252的双降低表面电场特征可允许相对低的导通电阻(Ron)。使用多晶硅/绝缘体/多晶硅程序形成的分离栅极224，连同多晶硅/绝缘体栅极区域262a与262b —同形成。例如，下层栅极氧化层的形成可与第一栅极氧化层228 —起形成，高温氧化层232可在形成绝缘高温氧化层267的エ艺中一起形成，且上多晶硅层234可在形成上多晶硅层266的エ艺中一起形成，エ艺可例如使用光刻蚀程序。分离栅极224与多晶硅/绝缘体栅极区域262a及262b的形成，须先于降低表面电场区域254与255的形成。上多晶硅层234与266可允许自对准的双降低表面电场特征，因为上多晶硅层234与266可作为硬掩模用以定义降低表面电场区域254与255的注入区域。图2亦显示N+区域240的漏极连接于多晶硅/绝缘体栅极区域262a与262b。根据一些实施例，降低表面电场区域254与255易于通过使用分离栅极224与多晶娃/绝缘体栅极区域262a与262b在自我对准方式中作为硬掩模(hardmask)的方式形成。浅P-掺杂区域一开始可被形成于暴露的衬底区域255、247与249中。在一些实施例中，浅P-掺杂区域可通过掺杂能量范围为几十的千电子伏特(KeV)，且剂量范围为个位数到几十的Ell (10的11次方)离子数/平方厘米的硼杂质，例如较佳为30千电子伏特的能量与8E11(10的11次方)离子数/平方厘米的剂量。接着，通过使用相同的分离栅极224 与多晶硅/绝缘层栅极区域262a与262b作为硬掩摸，使较深的N-掺杂区域254可形成于暴露的衬底区域252，并穿过多晶硅层与进入衬底区域244a、224b、268a与268b。在ー些实施例中，较深的N-掺杂区域可通过掺杂能量范围为几十到几百的千电子伏特(KeV)，且剂量范围为个位数到几十的Ell (10的11次方)离子数/平方厘米的磷杂质，例如较佳为180千电子伏特的能量与10E11 (10的11次方)离子数/平方厘米的剂量。因此，可形成第一(下)降低表面电场区域254与第二(上)降低表面电场区域255。如此一来,可调整区域244a的阈值电压(threshold voltage, Vt),且可达到相对低的导通电阻(Ron)，区域268a与224b亦同样可达到相对低的导通电阻(Ron)。
图2中绘示的实施例是多个实施例其中之一应用揭露的概念，此是可被理解。举例来说，本文揭露的概念亦可同样地应用于关于ー娃的局部氧化(local oxidation ofsilicon, LOCOS)エ艺、一浅槽隔离(shallow trench isolation, STI)エ艺、一深槽隔离(deep trench isolation, DTI)エ艺、绝缘层上覆娃(silicon-on-insulator, SOI)技术装置与エ艺、关于N或P型外延层的成长的エ艺(EPI process)以及无外延(non-epitaxy,non-EPI)ェ艺的装置及制造程序。当图2中的横向双扩散金属氧化物半导体是N型横向双扩散金属氧化物半导体时，其它的实施例可包括P型横向双扩散金属氧化物半导体、N型延伸漏极金属氧化物半导体、P型延伸漏极金属氧化物半导体装置。本领域技术人员也可理解材料是可改变，例如绝缘体多晶硅层间(inter-poly)层可包括氧化物或氧化物-氮化物-氧化物(oxide-nitride_oxide,0N0)材料；栅极电极可包括多晶娃材料、金属或娃化物多晶硅材料。图3至图9绘示ー些其它实施例，但此些其它实施例不应被理解为表示所有的替代例。图3绘示依照本发明的一实施例的横向双扩散金属氧化物半导体装置的剖面图。图3中的横向双扩散金属氧化物半导体装置本质上与图2相似，除了图3中实施例的多晶硅/绝缘体栅极区域262a与262b未与N+区域240的drain连接，因而形成浮接 (floating)。图4与图5分别绘示依照本发明可选择的ニ个以上实施例的横向双扩散金属氧化物半导体装置的剖面图。图4中绘示的横向双扩散金属氧化物半导体装置实质上与图2相同，除了在图4中的实施例没有N型阱220，而图5中的横向双扩散金属氧化物半导体仅具有一多晶硅/绝缘体栅极区域262b靠近N型阱220。图6中绘示依照本发明再一实施例的横向双扩散金属氧化物半导体装置的剖面图。图6中绘示的横向双扩散金属氧化物半导体装置实质上与图5相同，除了多晶硅/绝缘体栅极区域262b外接偏压Vbias。图7中绘示依照本发明再另ー实施例的延伸漏极金属氧化物半导体装置的剖面图。图7中的延伸漏极金属氧化物半导体实质上与图2相似，除了 N+源极区域244与P+增强区域248形成于P型阱250，以及装置剰余的区域皆形成于高电压N型阱区域202中和P型衬底204上。图8绘示依照本发明的一实施例的横向双扩散金属氧化物半导体装置的剖面图。图8中绘示的横向双扩散金属氧化物半导体实质上与图2所绘示的相同，除了图8中的实施例包括额外的多晶娃-绝缘体栅极区域262。本实施例绘示多P环结构(multi-P-ringstructure)如何形成。额外的多晶娃-绝缘体栅极区域262包括与多晶娃-绝缘体栅极区域262a与262b相同的层(上多晶娃层266、高温氧化层267与下栅极氧化层228)。上多晶娃层266与其它上多晶娃层234与266可作为硬掩模层，使自对准双降低表面电场结构的形成，此结构包括降低表面电场区域254与255，以及额外的降低表面电场区域254a与255a。根据图3到图6绘示的实施例，多晶硅/绝缘体栅极区域262的外接偏压可被调整。图9绘示依照本发明的一些实施例的延伸漏极金属氧化物半导体装置的剖面图。图9中的延伸漏极金属氧化物半导体实质上与图7相似，除了图9中的实施例包括ー额外的多晶硅/绝缘体栅极区域262。本实施例绘示多重P环结构如何形成。额外的多晶硅/绝缘体栅极区域262包括与多晶硅/绝缘体栅极区域262a与262b相同的层(上多晶硅层266、高温氧化层267与下栅极氧化层228)。上多晶娃层266可与其它上多晶娃层234与266作为硬掩模层，以形成自我对准双降低表面电场结构，使自对准双降低表面电场结构的形成，此结构包括降低表面电场区域254与255，以及额外的降低表面电场区域254a与255a。根据图3到图6绘示的实施例，多晶硅/绝缘体栅极区域262的外接偏压可被调整。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动 与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种半导体装置，包括 一源极区域，于ー衬底上； ー漏极区域，于该衬底上； 一漂移区域，位于该源极区域与该漏极区域之间； 一分离栅扱，设置于该漂移区域的一部分之上，且该分离栅极位于该源极区域与该漏极区域之间，该分离栅极包括一第一栅极电极与ー第二栅极电极，该第一栅极电极与该第ニ栅极电极通过一栅极氧化层分离；以及 ー栅极区域，设置于该漂移区域与该漏极区域之间，该栅极区域包括一上多晶硅层。
2.根据权利要求I所述的半导体装置，其中该分离栅极包括 一第一栅极氧化层，位于该漂移区域之上； 一第一栅极电极层，形成于该第一栅极氧化层的ー第一部分之上； 一第二栅极氧化层，形成于该第一栅极氧化层的ー第二部分及该第一栅极电极层的一部分之上；以及 一第二栅极电极层，形成于该第二栅极氧化层之上。
3.根据权利要求2所述的半导体装置，其中该分离栅极更包括 一第三栅极电极层，形成于该第一栅极氧化层的ー第三部分之上； 其中，该第二栅极氧化层更形成于位于该第一栅极电极层与该第三栅极电极层之间的该第一栅极氧化层的ー第四部分之上。
4.根据权利要求I所述的半导体装置，更包括一增强区域(pickupregion)，邻接于该源极区域，其中该增强区域与该源极区域是相反的导电类型。
5.根据权利要求I所述的半导体装置，其中该漂移区域包括一降低表面电场(RESURF)区域。
6.根据权利要求5所述的半导体装置，其中该降低表面电场区域包括一第一降低表面电场层，该第一降低表面电场层为ー第一导电类型。
7.根据权利要求6所述的半导体装置，其中该降低表面电场区域是一双降低表面电场区域，且包括一第二降低表面电场层，该第二降低表面电场层为ー第二导电类型。
8.根据权利要求7所述的半导体装置，其中该第一导电类型是η型，且该第二导电类型是P型。
9.根据权利要求8所述的半导体装置，其中该第一降低表面电场层被设置于该第二降低表面电场层之下。
10.根据权利要求8所述的半导体装置，其中该第一降低表面电场层以几十到几百的千电子伏特(KeV)范围内的注入能量，与个位数到几十Ell离子数/平方厘米的范围内的剂量形成，且该第二降低表面电场层以几十的千电子伏特(KeV)范围内的注入能量，与个位数到几十Ell离子数/平方厘米的范围内的剂量形成。
11.根据权利要求9所述的半导体装置，其中该第一降低表面电场层是形成于一高电压 N 型讲(high-voltage N-well, HVNW)区域之上。
12.根据权利要求I所述的半导体装置，其中该衬底包括一外延层。
13.根据权利要求I所述的半导体装置，其中该栅极区域包括多个多重栅极，该些多重栅极设置于该漂移区域与该漏极区域之间。
14.一种半导体装置，包括 一半导体层，具有一第一导电类型； ー漏极区域，具有该第一导电类型，该漏极区域形成于该半导体层之上； 一源极区域，具有该第一导电类型，且形成于该半导体层之上，该源极区域与该漏极区域间隔开来，以使ー漂移区域形成于该漏极区域与该源极区域之间； 一第一栅极氧化层，位于该漂移区域之上； 一第一栅极电极层，形成于该第一栅极氧化层的ー第一部分之上； 一第二栅极氧化层，形成于该第一栅极氧化层的ー第二部分及该第一栅极电极层的一部分之上； 一第二栅极电极层，形成于该第二栅极氧化层之上； 一双降低表面电场区域，形成于该漂移区域的至少一部分中，该双降低表面电场区域包括一第一降低表面电场层与一第二降低表面电场层，该第一降低表面电场层具有该第一导电类型，该第二降低表面电场层具有该第二导电类型且形成于该第一降低表面电场层之上；以及 ー栅极区域，设置于该漂移区域与该漏极区域之间，该栅极区域包括一上多晶硅层。
15.根据权利要求14所述的半导体装置，其中该第一导电类型是η型，且该第二导电类型是P型。
16.根据权利要求14所述的半导体装置，其中该第一降低表面电场层以几十到几百的千电子伏特(KeV)范围内的注入能量，与个位数到几十Ell离子数/平方厘米的范围内的剂量形成，且该第二降低表面电场层以几十的千电子伏特(KeV)范围内的注入能量，与个位数到几十Ell离子数/平方厘米的范围内的剂量形成。
17.根据权利要求14所述的半导体装置，更包括 一第一区域，具有该第一导电类型，该第一区域在该半导体层内形成一第一阱；以及 一第二区域，具有该第二导电类型，该第二区域在该半导体层内形成一第二阱； 其中，该漏极区域形成于该第一区域中，且该源极区域形成于该第二区域中。
18.根据权利要求17所述的半导体装置，更包括一增强区域，该增强区域具有该第二导电类型且形成于该第二区域中。
19.根据权利要求14所述的半导体装置，更包括一第三栅极电极层，形成于该第一栅极氧化层的ー第三部分之上； 其中，该第二栅极氧化层更形成于位于该第一栅极电极层与该第三栅极电极层之间的该第一栅极氧化层的一第四部分之上。
20.根据权利要求14所述的半导体装置，其中该半导体层包括一外延层。
21.根据权利要求14所述的半导体装置，其中该栅极区域包括多个多重栅极，该些多重栅极设置于该漂移区域与该漏极区域之间。
全文摘要
本发明公开了一种半导体装置。该半导体装置包括一源极区域、一漏极区域与一漂移区域，漂移区域位于源极区域与漏极区域之间。分离栅极设置于漂移区域的一部分之上，且分离栅极位于源极区域与漏极区域之间。分离栅极包括一第一栅极电极与一第二栅极电极，第一栅极电极与第二栅极电极通过一栅极氧化层分离。自对准降低表面电场区域设置于漂移区域，在源极区域与漏极区域之间。多晶硅/绝缘层栅极结构包括一靠近漏极区域之上多晶硅层。上多晶硅层可作为硬掩模以形成双降低表面电场结构，从而使双降低表面电场结构自对准。
文档编号H01L29/423GK102694020SQ20111007675
公开日2012年9月26日 申请日期2011年3月25日 优先权日2011年3月25日
发明者吴锡垣, 朱建文, 陈永初 申请人:旺宏电子股份有限公司