专利名称：制造应变源/漏极结构的方法
技术领域：
本发明有关于集成电路组件及制造集成电路组件的方法。
背景技术：
半导体集成电路(IC)工业已经经历了快速的发展。在IC发展的过程中，当几何面积(即利用一种制作方法可以产生的最小构成(或线))减小时，功能密度(即每一芯片区域上连接组件的数目)普遍增加。一般地，这种尺寸缩小的制程通过提高的生产效率和降低伴随的成本以提供益处。此尺寸缩小也增加了处理和制造集成电路的复杂性，为了实现这些进步，在集成电路上需要相应的发展。例如，当半导体组件，如金属氧化物半导体场效应晶体管(MOSFET)，通过各种技术节点缩小尺寸，可利用磊晶半导体材料去实现应变源 /漏极结构(例如，应力区)来增强载流子迁移率和改善组件性能。对于形成一个η型组件而言，常通过实施磊晶成长硅以形成抬升式源极和漏极结构而形成一个有应力区的半导体场效应晶体管(MOSFET)，对于形成一个ρ型组件而言，常通过实施磊晶成长硅化锗以形成抬升式源极和漏极结构而形成一个有应力区的半导体场效应晶体管(MOSFET)。对于指向这些源极和漏极结构的形状、结构和材料的各种技术已经实施以去尝试进一步完善晶体管组件的性能。尽管一般而言现有的作法对现有的目的已经足够，但是它们在所有方面还没有令人完全满意。
发明内容
因此，本发明提供了一种方法，对集成电路组件的近面和尖端深度提供改善的控制。该方法包括提供一半导体基底；形成一栅极结构于该基底上；实施具有一第一杂质和一第一剂量的一第一植入制程于该基底上，以在基底内形成轻掺杂源极和漏极(LDD)区域，该栅极结构分断该轻掺杂源极和漏极(LDD)区域；实施具有一第二杂质和一第二剂量的一第二植入制程于该基底上，以在该基底内形成掺杂区域，该第二杂质与该该第一杂质电性相反，该掺杂区域实质上与该栅极结构相邻的该轻掺杂源极和漏极(LDD)区域的侧壁对准；形成间隙壁于该栅极结构；去除该栅极结构的两侧的部分基底，以在该基底内形成一凹陷，该凹陷定义基底的源极和漏极区域；以及磊晶成长半导体材料填充该凹陷，以形成源极和漏极结构。依据本发明一实施例，在第二植入制程之后对该基底进行一个退火制程。依据本发明实施例，退火制程在温度范围约900 1100°C的一氮环境下进行。依据本发明实施例，第二剂量与第一剂量实质上相同，从而在基底内形成一实质上电中和区域。依据本发明实施例，第二植入制程是倾斜度约30 60度范围之间的一倾斜度离子植入制程。依据本发明实施例，在基底内为源极区域和漏极区域形成一凹陷以定义源极和漏极区域，包括在基底的一 {111}晶体学平面内蚀刻一第一和第二平面及在基底的一 {100} 晶体学平面内蚀刻一第三平面。依据本发明实施例，该方法还包括在第二植入制程之前，在基底和栅极结构上方形成一保护层。依据本发明实施例，在基底内形成凹陷以定义源极和漏极，包括蚀刻基底以至于基底的一顶面从栅极结构的侧壁至凹陷延伸一段距离，距离为约1 5纳米。依据本发明实施例，在基底内形成凹陷以定义源极和漏极，包括蚀刻基底以使基底的一顶面与第一和第二平面相交处的一段距离为约5 10纳米。依据本发明实施例，在形成η型组件时，该磊晶成长半导体材料包括磊晶硅，在形成P型组件时，该磊晶成长半导体材料包括磊晶硅化锗。应用该发明可以提供一近面上方的良好控制和一集成电路组件的尖端深度，使组件具有良好性能。
结合附图从以下的详细描述可以最好地理解本发明。需要强调的是，依据工业上的实践标准，各种特征并非按比例绘制，仅用来作说明目的。实际上，为了清楚地讨论可以任意增加或减少各种结构的尺寸。图1是依据本发明的一实施方式制作集成电路组件的方法流程图；图2-10是依据图1的方法在不同制作阶段集成电路组件的一实施方式的各个剖面图。主要组件符号说明100 方法102 步骤104:步骤106:步骤108:步骤110:步骤112:步骤114:步骤116:步骤118:步骤120 步骤122 步骤200 半导体组件210 基底212 :η通道场效应晶体管(NFET)组件区域214 :ρ通道场效应晶体管(PFET)组件区域216:隔离结构220:栅极结构221 栅极结构222 栅极介电层224:栅极226:硬掩膜228 轻掺杂源/漏极(LDD)区域228Α 掺杂结构230 轻掺杂源/漏极(LDD)区域230Α 掺杂结构
232:保护层234:图案光阻层236:植入制程M0:内衬dl 深度d2 深度M2 间隙壁M4:图案层M6:图案层M8:图案层250:凹陷251A:平面251B 平面251C 平面251D:平面251E 平面251F 平面A 末端100 晶体平面111 晶体平面252 漏极结构2M 第一帽盖层256 第二帽盖层258 光致光阻层261A 平面261B 平面261C 平面261D 平面261E 平面261F 平面B 末端262 源极和漏极结构
具体实施例方式为实现本发明的各种结构，以下揭露提供许多不同的实施方式或实施例，对此是可以理解的。下面描述特定实施例的构成和排列以简化本揭露。当然，这些仅仅是实施例， 并不意味着局限于此。例如，以下描述中，在第二个结构上面或者之上形成第一个结构可以包括在直接接触中形成第一个和第二个结构的实施方式，也可以包括在第一个和第二个结构之间形成另外结构的实施方式，这样第一个和第二个结构可以不直接接触。另外，在各个实施例中本揭露也许重复涉及数字及/或字母。这种重复目的是为了简单和清楚，本身并不规定所讨论的各种实施方式/或结构的关系。参照图1和图2-10，方法100和半导体组件200如下面一起描述。半导体组件200 阐明一个集成电路或部分，其中可以包括内存单元和/或逻辑电路。半导体组件200可以包括被动组成部分，如电阻、电容、电感和/或保险丝；和主动组成部分，如P通道场效应晶体管(PFETs)、n通道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOSs)、高电压晶体管和/或高频晶体管、其它合适的组成部分和/或它们的组合。在方法100之前、之中及/或之后提供另外的步骤与该方法另外的实施方式可以替代或排除以下描述的一些步骤，对此是可以理解的。半导体组件200中可以增加另外的结构与半导体组件200另外的实施方式可以替代和排除以下描述的一些结构， 对此是进一步可以理解的。参照图1和图2，方法100从步骤102开始，其中提供基底210。本实施方式中，基底210是一种含硅半导体基底。作为选择地，基底210包括一种含晶体硅及/或锗的初级半导体；一种含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或砷化铟锑的化合物半导体；一种含锗化硅、磷砷化镓、砷铟化铝、砷镓化铝、砷铟化镓、磷铟化镓及/或镓铟砷磷的合金半导体；或它们的组合。合金半导体基底可以有锗化硅梯度结构，其中硅和锗的成分从一个位置上的一种比例变化到锗化硅梯度结构另一个位置上的另一种比例。可以在一个硅基底上形成锗化硅合金。锗化硅合金基底可以是应变的。而且，该半导体基底可以是位于绝缘层上半导体(SOI)的一基底。在一些实施例中，该半导体基底可以包括一个掺杂磊晶层。在另一些实施例中，该硅基底可以包括一个多层复合半导体结构。根据设计需要(如P型阱或η型阱)，基底210可以包括不同的掺杂区域。掺杂区域可以掺杂P型杂质，如硼或二氟化硼；η型杂质，如磷或砷或它们的组合。掺杂区域可以直接形成在基底210内、在一 ρ型阱结构内、在一 η型阱结构内、在一个双型阱结构内，或运用一个抬升式结构。半导体组件200包括基底210的一 η通道场效应晶体管(NFET)组件区域212和一 ρ通道场效应晶体管(PFET)组件区域214，因此，基底210可以包括不同的掺杂区域来设置在每个η通道场效应晶体管(NFET)组件区域212和ρ通道场效应晶体管 (PFET)组件区域214内一个特定组件。为η通道场效应晶体管(NFET)组件区域212设置的栅极结构220和为P通道场效应晶体管(PFET)组件区域214设置的栅极结构221分别在N通道场效应晶体管(NFET)组件区域212和P通道场效应晶体管(PFET)组件区域214 的上方形成。在一些实施方式中，栅极结构220和栅极结构221依序包括栅极介电层222、 栅极2Μ和硬掩膜226。栅极结构220和221可以通过本领域内众所周知的沉积、微影图案化和蚀刻制程形成。栅极介电层222在基底210上方形成，并包括一种介电材料，如氧化硅、氮氧化硅、 氮化硅，高介电系数介电材料，其它合适的介电材料，或者它们的组合。范例高介电系数介电材料包括氧化铪、氧硅铪、氮氧硅铪、氧钽铪、氧钛铪、氧锆铪，其它合适的材料，或者它们的组合。栅极介电层222可以是一个多层结构，例如，包括一接口层和在该接口层上形成的一个高介电系数介电材料层。范例的接口层可以是通过热制程或原子层沉积(ALD)制程形成的一个成长氧化硅层。栅极2Μ在栅极介电层222上方形成。在一些实施方式中，栅极2Μ是一个多结晶硅(多晶硅)层。为了适当的导电性可以掺杂该多晶硅层。可选择地，如果要形成一个虚拟栅极或者在后来的栅极替代方法中将虚拟栅极替代，不一定必须掺杂多晶硅。可选择地，栅极2Μ可以包括一个具有适当功函数导电层。因此，也可以将栅极2Μ作为一个功函数层来参考。该功函数层2Μ包括任何合适的材料，这样为了提高相关组件的性能可以调整该层使其具有适当功函数。例如，如果为了 P通道场效应晶体管(PFET)组件需要一个ρ 型功函数金属(P金属)，可以使用氮化钛或者氮化钽。另一方面，如果为了 η通道场效应晶体管(NFET)组件需要一个η型功函数金属(η金属)，可以使用钽、铝化钛、氮铝化钛或者氮碳化钽。该功函数层可以包括其它导电材料，如铝、铜、钨、金属化合物、金属硅化物、其它合适的材料，或者它们的组合。例如，栅极2Μ包括一个功函数层，可以在这个功函数层上方形成另一导电层。硬掩膜2 在栅极2 上方形成，包括氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的介电材料，或者它们的混合物。硬掩膜2 可以具有一个多层结构。在基底210内形成一个隔离结构216以隔离基底210的各个区域，如η通道场效应晶体管(NFET)与ρ通道场效应晶体管(PFET)组件区域212、214。该隔离结构216利用隔离技术，如局部氧化硅(LOCOS)和/或浅沟槽隔离(STI)，以限制和电性隔离各个区域。 隔离结构216包括氧化硅、氮化硅、氮氧化硅、其它合适的材料，或者它们的组合。可以通过任何适当方法形成隔离结构216。举个实施例，形成一个浅沟槽隔离(STI)包括在基底上蚀刻一个沟槽，以一种或者多种介电材料填充该沟槽及利用化学机械抛光(CMP)制程形成一个平面。参照图1和图3，方法100以步骤104继续，步骤104中在由栅极结构220调整的 η通道场效应晶体管(NFET)组件区域212内形成轻掺杂源/漏极(LDD)区域228 ；在由栅极结构221调整的ρ通道场效应晶体管(PFET)组件区域214内形成轻掺杂源/漏极(LDD) 区域230。轻掺杂源/漏极(LDD)区域2观、230实质上分别与栅极结构220、221的侧壁对准。可以利用离子植入制程、扩散制程、其它合适的制程，或它们的结合形成轻掺杂源/漏极(LDD)区域228、230。在η通道场效应晶体管(NFET)组件区域212内形成轻掺杂源/漏极(LDD)区域228的过程中要保护ρ通道场效应晶体管(PFET)组件区域214，在P通道场效应晶体管(PFET)组件区域214内形成轻掺杂源/漏极(LDD)区域230的过程中要保护η 通道场效应晶体管(NFET)组件区域212。在一些实施方式中，用一种η型杂质，如磷或者砷掺杂，以形成η通道场效应晶体管(NFET)组件的轻掺杂源/漏极区域2 (NLDD)，用一种ρ 型杂质，如硼或者氟化硼掺杂，以形成P通道场效应晶体管(PFET)组件的轻掺杂源/漏极区域 230 (PLDD)。参照图1和图4，方法100以步骤106继续，其间在基底210上方可以形成保护层 232。在一个实施方式中，保护层232是一个介电层。在另一个实施方式中，保护层232是氧化物材料，如氧化硅或者氮氧化硅；或氮化物材料，如氮化硅。在一些实施方式中，保护层 232的厚度范围大约在10埃至100埃之间。仍然参照图1和图4，方法100以步骤108继续，其中通过给基底210提供一个植入制程236及在η通道场效应晶体管(PFET)组件区域 212上方覆盖一个光阻图案(或者硬掩膜图案)以在ρ通道场效应晶体管(PFET)组件区域214的轻掺杂源/漏极区域230 (LDD)内形成掺杂结构230Α。在一个实施方式中，在轻掺杂源/漏极区域230的上面沉积掺杂结构230Α。在另一个实施方式中，沉积掺杂结构230Α 从轻掺杂源/漏极区域230 (LDD)的顶面延伸至轻掺杂源/漏极区域230 (LDD)内达一深度 dl，dl的范围约10埃至100埃。在一些实施方式中，植入制程236在掺杂结构230A中引入一种与形成轻掺杂源/ 漏极区域230 (LDD)的杂质相反，并且实质上与形成轻掺杂源/漏极区域230 (LDD)剂量相同的杂质，随后形成一个具有电中性特征的掺杂结构230A。在该实施方式中，因为轻掺杂源/漏极区域230 (LDD)掺杂ρ型杂质，所以掺杂结构230A掺杂η型杂质，如磷或砷。在植入制程236时，保护层232作为一掩膜，以控制掺杂结构230Α位于轻掺杂源/漏极区域 230 (LDD)的顶面部分。在一些实施方式中，以约30度到60度范围内的倾斜度实施植入制程 236以形成掺杂结构230Α，此掺杂结构230Α与相邻于栅极结构221的轻掺杂源/漏极区域 230 (LDD)的侧壁实质上对准。因为掺杂结构230Α和剩余的轻掺杂源/漏极区域230 (LDD) 其中不同的掺杂元素，在接下来的蚀刻制程中两者有不同的蚀刻率。例如，具有P型杂质 (如硼)的剩余的轻掺杂源/漏极区域230 (LDD)可以减缓蚀刻制程。另一方面，含有P型杂质(如硼)和相反杂质(如砷)的掺杂结构230Α可以形成一电中性区域并且可以防止蚀刻制程中的减缓现象。因此，掺杂结构230Α的蚀刻率大于剩余的轻掺杂源/漏极区域 230 (LDD)的蚀刻率。随后利用例如光阻去除制程将图案光阻层234去除。在一个实施方式中，在去除
7制程之后，提供基底210 —个退火制程以修复在植入制程236中受损的基底210的晶体结构。退火制程在氮环境下约900 1100°C的温度范围内进行。参照图1和图5，方法100以步骤110继续，其中，可以通过与上面提到的制程相似的植入制程在η通道场效应晶体管(NFET)组件区域212的轻掺杂源/漏极区域2 (LDD) 内形成掺杂结构228A。在植入制程中ρ通道场效应晶体管(PFET)组件区域214被一光阻图案或硬掩膜图案(没有显示)覆盖。在一个实施方式中，掺杂结构228A位于轻掺杂源/ 漏极区域228(LDD)的顶部。在另一个实施方式中，掺杂结构228A从轻掺杂源/漏极区域 228 (LDD)内轻掺杂源/漏极区域228 (LDD)的顶面延伸至一个范围约10埃至100埃的深度d2。在一些实施方式中，植入制程在掺杂结构228A中引入一种与形成轻掺杂源/漏极区域228 (LDD)的杂质相反的杂质，并且剂量实质上与形成轻掺杂源/漏极区域228 (LDD)的剂量相同，随后形成一具有电中性特征的掺杂结构228A。在该的实施方式中，因为轻掺杂源/漏极区域2 (LDD)掺杂η-型杂质，掺杂结构228Α掺杂ρ型杂质，例如硼。在植入制程时，保护层232作为一个掩膜，以控制掺杂结构228Α位于轻掺杂源/漏极区域228 (LDD) 的顶面部分。在一些实施中，以约30 60度范围内的倾斜度实施植入制程以形成掺杂结构2^Α，此掺杂结构228Α与相邻于栅极结构220的轻掺杂源/漏极区域228 (LDD)的侧壁实质上对准。在接下来的蚀刻制程中因为其中掺杂不同的元素，掺杂结构228Α和剩余的轻掺杂源/漏极区域228 (LDD)可以有不同的蚀刻率。例如，因为掺杂结构228Α含有那些ρ 型杂质(如硼)，所以具有η型杂质(如砷)的其余轻掺杂源/漏极区域228 (LDD)蚀刻率大于掺杂结构228Α的蚀刻率。因此，掺杂结构228Α的蚀刻率小于剩余的轻掺杂源/漏极区域228 (LDD)的蚀刻率。随后利用例如光阻或干式蚀刻制程去除图案光阻层或硬掩膜层。在一个实施方式中，去除或干式蚀刻制程之后，可以为基底210提供一退火制程以修复在植入制程236中受损的基底210的晶体结构。退火制程在温度范围约900 1100°C之间的一氮环境下进行。仍然参照图1和图5，方法100以步骤112继续，其间形成栅极结构220和221的间隙壁。在该实施方式中，通过适当的方法形成内衬240和间隙壁对2。例如，毯覆沉积一介电层，例如氮化硅层于半导体组件200上方，包括保护层232的上方；然后，非均向地蚀刻介电层和保护层232去除部分介电层以形成间隙壁M2，并去除部分保护层232形成图5 所示的内衬M0。内衬240和间隙壁242紧邻地栅极结构220和221的侧壁(栅极介电层 222、栅极2 和硬掩膜226)而设置。可选择地，间隙壁242包括另一种介电材料，如氧化硅、氮氧化硅，或者它们的组合。内衬240也可以包括另一种适当的介电材料。在图6A、6B和图7中，进行源/漏极工程以设置一 η通道场效应晶体管(NFET)组件的η通道场效应晶体管(NFET)组件区域212的源/漏极区域并设置一 ρ通道场效应晶体管(PFET)组件的ρ通道场效应晶体管(PFET)组件区域214的源/漏极区域。参照图1和图6Α，方法100以步骤114继续，去除位于η通道场效应晶体管(NFET)组件区域212内的栅极结构220两侧的部分基底210，特别是位于η通道场效应晶体管(NFET)组件的源/漏极区域内的。该实施例中，在半导体组件200的上方形成第一帽盖层Μ4、第二帽盖层Μ6 和光阻层对8，然后图案化这些膜层以在η通道场效应晶体管(NFET)组件区域212制程时保护P通道场效应晶体管(PFET)组件。在一个实施例中，第一帽盖层244可以包括一种氧化物材料，第二帽盖层246可以包括一种氮化物材料。第一和第二帽盖层244和246可以
8包括本领域中众所周知的其它合适的材料。光阻层248可以包括一抗反射涂层，如一底部抗反射涂层(BARC)及/或顶部抗反射涂层(TARC)。图案化的层M4、246和248可以通过微影制程形成。一范例的微影制程可以包括光阻涂布、软烤、掩膜对准、曝光、曝光后烘烤、 显影和硬烤制程步骤。该微影制程也可以通过其它合适的技术实现或替代，如无掩膜微影、 电子束成象、离子束成象和分子印迹。然后一蚀刻制程移去部分基底210以在基底210上形成凹陷250。凹陷250在η 通道场效应晶体管(NFET)组件区域212内η通道场效应晶体管(NFET)组件的源/漏极区域内形成。蚀刻制程包括一干式蚀刻制程、湿式蚀刻制程或者它们的结合。该实施例中，蚀刻制程通过一干式与湿式蚀刻的结合。干式和湿式蚀刻制程具有可调整的蚀刻参数，如使用的蚀刻剂、蚀刻温度、蚀刻液浓度、蚀刻压力、源功率、射频偏压、射频偏置功率、蚀刻剂流速和其它适当的参数。在一个实施例中，干式蚀刻制程可以通过约0 200mT的蚀刻压力、 约200 2000W的源极功率、约0 100V的射频偏压及蚀刻剂，包括三氟化氮、氯气、六氟化硫、氦气、氩气、四氟化碳或者它们混合物。在另一个实施例中，干式蚀刻制程包括约0 200mT的蚀刻压力、约200 2000W的源极功率、约0 100V的射频偏压、约5 30标准毫升/分钟的三氟化氮气体流量、约O 100标准毫升/分钟的氯气气体流量、约0 500 标准毫升/分钟的氦气气体流量及约0 500标准毫升/分钟的氩气气体流量。在另一个实施例中，干式蚀刻制程包括约1 200mT的蚀刻压力、约200 2000W的源极功率、0 100V的射频偏压、约5 30标准毫升/分钟的六氟化硫气体流量、0 100标准毫升/分钟的氯气气体流量、约O 500标准毫升/分钟的氦气气体流量及约0 500标准毫升/ 分钟的氩气气体流量。湿式蚀刻溶液可以包括氢氧化铵、氟化氢(氢氟酸)、四甲基氢氧化铵(TMAH)、其它合适的湿式蚀刻溶液，或者它们的组合。在一个实施例中，湿式蚀刻制程首先在室温下实施浓度比为100 1的氟化氢溶液，然后在约20 60°C温度下实施氢氧化铵溶液。在另一个实施例中，湿式蚀刻制程首先在室温下实施浓度比为100 1的氟化氢溶液，然后在约20 60°C温度下实施四甲基氢氧化铵(TMAH)溶液。在蚀刻制程之后，可以用氟化氢(氢氟酸)或者其它合适的溶液进行一预清洗制程。凹陷250的蚀刻轮廓提高了半导体200的性能。在图6B中，放大半导体200的η 通道场效应晶体管(NFET)组件区域212以更好地理解凹陷250的蚀刻轮廓。凹陷250的蚀刻轮廓定义η通道场效应晶体管(NFET)组件的源极与漏极区域，通过基底210的平面 251A、251B、251C、251D、251E及251F定义该凹陷的蚀刻轮廓。可以称平面251A、251B、251D 和251E浅接面，称平面251C和251F底面。在该实施例中，通过基底210的{111}晶体平面内的平面251A、251B、251D及251E，与基底210的{100}晶体平面内的平面251C及251F 定义凹陷250的蚀刻轮廓。凹陷250的蚀刻轮廓定义实质上位于栅极结构220周围的掺杂结构228A的垂直侧壁与底面相交处的一尖端A。凹陷250的蚀刻轮廓进一步定义一近面和一尖端深度(或高度)。该近面定义基底210的顶面从栅极结构(即栅极栈(gate stack)， 包括栅极介电层222、栅极2 和一硬掩膜226)的侧壁延伸至凹陷250 (或者当凹陷被填满时，一源极和漏极结构)的距离。在此一实施例中揭示的凹陷250的蚀刻轮廓具有一约1 5纳米的近面。尖端深度定义基底210顶面与平面251A和251B (或者平面251D和251E相交处)相交处之间的一距离。在一个实施方式中，凹陷250的蚀刻轮廓获得约为掺杂结构 228A的深度d2的一末端深度。在另一个实施例中，凹陷250的蚀刻轮廓具有约10 100埃的一尖端深度。参照图1和图7，方法100以步骤116继续，其间在凹陷250内形成一半导体材料以在η通道场效应晶体管(NFET)组件区域212中形成一应变结构。该半导体材料在凹陷 250内形成源极和漏极结构252。该源极和漏极结构252可以选择性地称为抬升式源极和漏极(Raised Source and Drain)结构。在本实施例中，进行一磊晶或磊晶的(印i)制程以在凹陷250内形成该半导体材料。该磊晶制程可以包括选择性磊晶制程(SEG)、化学气相沉积(CVD)技术(如气相磊晶(VPE)及/或超高真空化学气相沉积(UHV-CVD))、分子束磊晶(MBE)、其它合适的磊晶制程，或者它们的结合。该磊晶制程可以使用气态及/或液态前驱物，前驱物可以与基底210的组成作用。在本实施例中，在磊晶制程之前去除保护ρ通道场效应晶体管(PFET)组件区域214的图案光阻层M8。另外，在本实施例中，源极和漏极结构252包括磊晶成长硅(印i Si)。与栅极结构220相关的η通道场效应晶体管(NFET)组件的磊晶成长硅源极与漏极结构252在磊晶制程时可以原位掺杂或者不掺杂。例如，磊晶成长硅源极和漏极结构252可以掺杂磷以形成硅磷源极和漏极结构。当没有掺杂源极和漏极结构时，可以理解的是在后面的制程中可以对它们进行掺杂。该杂质可以通过离子植入制程、等离子浸没离子植入制程(PIII)、气态及/或固态源扩散制程、其它合适的制程，或者它们的结合获得。可以进一步对源极和漏极结构252进行退火制程，如一快速热退火制程。随后，通过一合适方法去除图案帽盖层246和Μ4。在图8Α、图8Β和图9中，形成源/漏极(S/D)结构于ρ通道场效应晶体管(PFET) 组件区域214内。参照图1和图8Α，方法100以步骤118继续，其中去除ρ通道场效应晶体管(PFET)组件区域214内栅极结构221每一侧的部分基底210，尤其是ρ通道场效应晶体管(PFET)组件的源极和漏极区域内在本实施例中，第一帽盖层254、第二帽盖层256和光阻层258形成覆盖于半导体组件200上，并经图案化以在ρ通道场效应晶体管(PFET)组件区域214的制程时保护η通道场效应晶体管(NFET)组件区域212。第一帽盖层2Μ可以包括一氧化物材料，第二帽盖层256可以包括一氮化物材料。第一和第二帽盖层2Μ和256可以包括其它合适的材料。光阻层258可以包括一抗反射层，如一底部抗反射涂(BARC)层及 /或顶部抗反射涂(TARC)层。可以通过微影制程形成图案层254、256和258。一磊晶微影制程可以包括光阻涂布、软烤、掩膜对准、曝光、曝光后烘烤、显影和硬烤制程步骤。该微影制程也可以通过其它合适的技术实施或替代，如无掩膜微影、电子束成象、离子束成象和分子印迹。然后一蚀刻制程移除部分基底210以在基底210内形成凹陷沈0。该凹陷260形成于P通道场效应晶体管(PFET)组件区域214的ρ通道场效应晶体管(PFET)组件的源极和漏极区域内。蚀刻制程包括一干式蚀刻制程、湿式蚀刻制程，或者它们的结合。在本实施例中，蚀刻制程通过一干式和湿式蚀刻的结合。该干式和湿式蚀刻制程具有可调整的蚀刻参数，如使用的蚀刻剂、蚀刻温度、蚀刻液浓度、蚀刻压力、源功率、射频偏压、射频偏置功率、蚀刻剂流速和其它适当的参数。在一个实施例中，干式蚀刻制程可以通过约1 200mT 的蚀刻压力、约200 2000W的源功率、约0 100V的射频偏压及蚀刻剂，包括三氟化氮、氯气、六氟化硫、氦气、氩气、四氟化碳，或者它们混合物。在一实施例中，干式蚀刻制程包括约 1 200mT的蚀刻压力、约200 2000W的源功率、约0 100V的射频偏压、约5 30标准毫升/分钟的三氟化氮气体流量、约0 100标准毫升/分钟的氯气气体流量、约0 500标准毫升/分钟的氦气气体流量及约0 500标准毫升/分钟的氩气气体流量。在另一实施例中，蚀刻制程包括约1 200mT的蚀刻压力、约200 2000W的源功率、约0 100V的射频偏压、约5 30标准毫升/分钟的六氟化硫气体流量、约0 100标准毫升/分钟的氯气气体流量、约0 500标准毫升/分钟的氦气气体流量及约0 500标准毫升/分钟的氩气气体流量。然而在另一实施例中，蚀刻制程包括约1 200mT的蚀刻压力、约200 2000W的源功率、约0 100V的射频偏压、约5 100标准毫升/分钟的四氟化碳气体流量、一约0 100标准毫升/分钟的氯气气体流量、约0 500标准毫升/分钟的氦气气体流量及一约0 500标准毫升/分钟的氩气气体流量。湿式蚀刻溶液可以包括氢氧化铵、 氟化氢(氢氟酸)、TMAH(四甲基氢氧化铵)、其它合适的湿式蚀刻溶液，或者它们的混合物。 在一实施例中，湿式蚀刻制程首先在室温下实施浓度比为100 1的氟化氢溶液，然后在约 20 60°C温度下实现氢氧化铵溶液，(例如，以形成{111}平面)。在另一实施例中，湿式蚀刻制程首先在室温下实施浓度比为100 1的氟化氢溶液，然后在约20 60°C温度下实施TMAH (四甲基氢氧化铵)溶液(例如，以形成一 {111}平面)。在蚀刻制程之后，可以通过氟化氢(氢氟酸)或者其它合适的溶液进行一预清洗制程。凹陷沈0的蚀刻轮廓提高了半导体200的性能。在图8B中，放大半导体200的ρ 通道场效应晶体管(PFET)组件区域214以更好地理解凹陷沈0的蚀刻轮廓。凹陷沈0的蚀刻轮廓定义P通道场效应晶体管(PFET)组件的源极与漏极区域，通过基底210的平面 261A,261B,261C,261D,261E及^lF定义该凹陷的蚀刻轮廓。可以称平面^1A、261BJ61D 和^lE浅接面，称平面^lC和^lF底面。在该实施例中，通过基底210的{111}晶体平面内的平面261A、261BJ61D&^1E，与基底210的{100}晶体平面内的平面^lC及^lF 定义凹陷沈0的蚀刻轮廓。凹陷沈0的蚀刻轮廓定义实质上位于栅极结构221周围的掺杂结构230A的垂直侧壁与底面相交处的一尖端B。凹陷260的蚀刻轮廓进一步定义一近面和一尖端深度(或高度)。该近面定义基底210的顶面从栅极结构(即栅极栈，包括栅极介电层222、栅极2M和一硬掩膜226)的侧壁延伸至凹陷沈0 (或者当凹陷被填满时，一源极和漏极结构)的距离。在此一实施例中揭示的凹陷沈0的蚀刻轮廓具有一约1 5纳米的近面。尖端深度定义基底210顶面与平面^lA和^lB (或者平面^lD和^lE相交处)相交处之间的一距离。在一个实施方式中，凹陷沈0的蚀刻轮廓获得约为掺杂结构230A的深度dl的一末端深度。在另一个实施例中，凹陷沈0的蚀刻轮廓具有约10 100埃的一尖端深度。此处描述地凹陷250和260的蚀刻轮廓通过方法100获得，它们改善了组件性能。 一般而言，提升半导体组件200的性能会伴随其它方面劣化的情形发生。例如，传统的制程减少近面以提高饱和电流，该饱和电流通常导致一较大的尖端高度，因此引起短通道效应的增加及减缓的集成电路组件的开/关速度。据此，需要在凹槽250和沈0的蚀刻轮廓上精确的控制，特别是在近面的结果与源极和漏极区域的尖端形状上精确的控制。该揭露的方法100提供该所需的控制，而得到如参照图6A、图6B、图8A及图8B所描述的凹槽250和 260的蚀刻轮廓。如上所述，额外的掺杂制程的实施所行程的掺杂结构228A降低了用来形成凹槽250的蚀刻制程对基底210的蚀刻率，进而减小该近面，并提高饱和电流；并且额外的掺杂制程的实施所行程的掺杂结构230A增加了用来形成凹槽260的蚀刻制程对基底210 的蚀刻率，而产生较小的尖端高度，以降低短通道效并增加集成电路组件的开/关速度。
参照图1和图9，该方法100以步骤120继续，其中于凹陷沈0内沉积半导体材料以在P通道场效应晶体管(PFET)组件区域214内形成一应变结构。在本实施例中，进行一磊晶或磊晶的(epi)制程以沉积该半导体材料于凹陷沈0内。该磊晶制程可以包括一选择性磊晶制程、化学气相沉积(CVD)技术(如气相磊晶(VPE)及/或超高真空化学气相沉积 (UHV-CVD))、分子束磊晶(MBE)、其它合适的磊晶制程，或者它们的结合。该磊晶制程可以使用气态及/或液态前驱物，前驱物可以与基底210的组成作用。沉积的半导体材料与基底210不同。据此，ρ通道场效应晶体管(PFET)组件的通道区域的应变或伸抵致能了组件的载流子的移动性并提高组件的性能。本实施例中，在磊晶制程前去除保护η通道场效应晶体管(NFET)组件区域212的图案化光阻层258。另外，在本实施例中，通过磊晶制程沉积硅锗(SiGe)于基底210的凹陷沈0内以形成硅基底210上呈晶体状态的硅锗源极和漏极结构沈2。可以选择性地称该源极和漏极结构沈2为抬升式源极和漏极结构。与栅极结构 221相关的ρ通道场效应晶体管(PFET)组件的磊晶成长硅源极与漏极结构262在磊晶制程时可以原位掺杂或者不掺杂。当源极和漏极结构没有掺杂时，可以理解在后面的制程中可以对其掺杂。该杂质可以通过离子植入制程、等离子浸没植入制程(PIII)、气态及/或固态源扩散制程、其它合适的制程，或者它们的结合获得。可以进一步对源极和漏极结构262进行退火制程，如一快速热退火制程。随后，通过如图10所示，以一合适方法去除图案帽盖层邪4和256。继续处理半导体组件200完成制造如下简要讨论。例如，η通道场效应晶体管(NFET)组件区域212内η 通道场效应晶体管(NFET)组件的高掺杂浓度源/漏极(HDD)区域可以通过η型杂质的离子植入，如磷或砷，来形成，以及P通道场效应晶体管(PFET)组件区域212内ρ通道场效应晶体管(PFET)组件的高掺杂浓度源/漏极(HDD)区域可以通过ρ型杂质离子植入，如硼， 来形成。可以理解形成η通道场效应晶体管(NFET)和ρ通道场效应晶体管(PFET)组件区域212和214的高掺杂浓度源/漏极(HDD)区域可以早于在本实施例中所述阶段。此外， 例如在抬升式源/漏极结构上形成金属硅化物结构以用来降低接触电阻。通过一制程在源极和漏极区域形成金属硅化物结构，该制程包括沉积一金属层、回火该金属层以使金属层可以与硅作用形成金属硅化物，然后去除未作用的金属层。在基底之上形成一内层介电(ILD)层，以及化学机械抛光(CMP)制程进一步应用至基底以平坦化基底。更进一步，在形成内层介电(ILD)层前可以在栅极结构220和221 的顶部形成一接触蚀刻终止层(CESL)。在一实施例中，栅极2M保留多晶硅在最终组件中。 在其它实施例中，在栅极最后或栅极取代制程中，移除多晶硅并以一金属替代。在栅极最后制程中，在内层介电(ILD)层上继续化学机械抛光(CMP)制程以暴露出栅极结构的多晶硅， 并且进行一蚀刻制程以去除多晶硅，因而形成沟渠。以一合适的功函数金属(如P型功函数金属和η型功函数金属)填充沟槽以成为P通道场效应晶体管(PFET)组件和η通道场效应晶体管(NFET)组件。在基底210上方形成包括金属层和内金属介电层(IMD)的多层内连线(MLI)以电性连接半导体组件200的各种结构或者构造。多层内连线包括垂直内连线，如传统的介层窗或接触，与水平内连线，如金属线。各种内连线结构可以不同的导电材料实施，导电材料包括铜、钨和硅。一个实施例中，通过镶嵌制程形成铜多层内连线结构。总之，本发明的方法100对于半导体组件200的近面和尖端深度的控制提供控制改善。该控制的改善是通过在形成轻掺杂源极和漏极区域后，进行额外的植入以在组件的源极和漏极区域中形成掺杂区域来达到。通过植入与用来形成轻掺杂源极和漏极区域的杂质类型电性相反的一杂质类型于基底形成掺杂区域。已经观测到本发明方法和集成电路组件产生改善的组件性能，包括但不限于，在短通道效应上方的改善控制、增加的饱和电流、冶金栅极长度的改善控制、增加的载流子迁移率及源/漏极和硅结构之间减小的接触电阻。不同的实施例可以具有不同的优点并且每个实施方式不必须具有特定优点，对此是能够理解的。 前面概述的几个实施方式的结构使本领域的那些技术人员可以更好地理解本揭露的各个方面。本领域的那些技术人员应该理解，他们可以容易地通过本发明作为一基础以设计和修改其它制程及结构，以实现与此处介绍的实施方式相同的目的及/或获得相同的优点。本领域的那些技术人员同样应该了解该相同构造不能偏离于本发明的精神和范围，并且此处在不偏离于本发明的精神和范围的情况下，他们可以作各种改变、替换与更改。
权利要求
1.一种应变源/漏极结构的制造方法，其特征在于，包括提供一半导体基底；形成一栅极结构于该基底上；实施具有一第一杂质和一第一剂量的一第一植入制程于该基底上，以在该基底内形成轻掺杂源极和漏极区域，该栅极结构分断该轻掺杂源极和漏极区域；实施具有一第二杂质和一第二剂量的一第二植入制程于该基底上，以在该基底内形成掺杂区域，该第二杂质与该第一杂质电性相反，该掺杂区域与该栅极结构相邻的该轻掺杂源极和漏极区域的侧壁对准；形成间隙壁于该栅极结构；去除该栅极结构的两侧的部分该基底，以在该基底内形成一凹陷，该凹陷定义该基底的源极和漏极区域；以及磊晶成长半导体材料填充该凹陷，以形成源极和漏极结构。
2.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，还包括在该第二植入制程之后对该基底进行一退火制程。
3.根据权利要求2所述的应变源/漏极结构的制造方法，其特征在于，该退火制程在氮环境下约900 1100°C的温度范围内进行。
4.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，该第二剂量与该第一剂量实质上相同，因此在该基底内形成实质上电中和区域。
5.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，该第二植入制程是倾斜度约30 60度范围之间的一倾斜度离子植入制程。
6.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，形成该凹陷于该基底内以定义该源极和漏极区域，包括为该源极区域和该漏极区域，在该基底的{111}晶体学平面内蚀刻第一和第二平面及在该基底的{100}晶体学平面内蚀刻第三平面。
7.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，还包括在该第二植入制程之前，形成一保护层于该基底和该栅极结构上方。
8.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，形成该凹陷于该基底内以定义源极和漏极，包括蚀刻该基底使该基底的顶面从该栅极结构的侧壁延伸至该凹陷一段距离，该距离为约1 5纳米。
9.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，形成该凹陷于该基底内以定义源极和漏极，包括蚀刻该基底使该基底的顶面与该第一和第二平面相交处的距离为约5 10纳米。
10.根据权利要求1所述的应变源/漏极结构的制造方法，其特征在于，形成该凹陷的步骤通过一干式蚀刻制程实现。
全文摘要
本发明揭露一种应变源/漏极结构的制造方法。揭露的方法对集成电路组件的近面和尖端深度提供改善的控制。在一个实施方式中，这个方法通过在该组件的源极和漏极区域内形成一个掺杂区域与一个轻掺杂源极和漏极(LDD)区域来达成控制的改善。在掺杂区域植入与轻掺杂源极和漏极(LDD)区域相反类型的杂质。
文档编号H01L21/336GK102456628SQ20111013586
公开日2012年5月16日 申请日期2011年5月20日 优先权日2010年10月27日
发明者吴启明, 聂俊峰, 范玮寒, 蔡明桓, 蔡瀚霆, 郑振辉, 黄益民 申请人:台湾积体电路制造股份有限公司