专利名称：浮栅场效应晶体管及其制造方法
技术领域：
本发明涉及一种半导体器件，更具体地，涉及一种浮栅场效应晶体管及其制造方法。
背景技术：
非易失性存储器在当前的存储领域中占有极其重要的地位。在各类非易失性存储器中，基于浮栅晶体管的闪存技术，广泛应用于计算机及存储卡。图1示意性示出了一种用于闪存的浮栅场效应晶体管。该晶体管包括源区5、漏区5、体3以及顶栅，顶栅由浮栅2和多晶硅控制栅1构成，浮栅2与多晶硅控制栅1之间有栅极电介质层4，浮栅2与体3之间也有栅极电介质层4。
发明内容
根据本发明的第一方面，提供了一种浮栅场效应晶体管，该晶体管自下而上依次包括控制栅、第一栅极电介质层、浮栅、第二栅极电介质层、有源层，该晶体管的源区和漏区位于所述有源层中，沟道区位于所述源区和漏区之间的所述有源层中。可选地，所述控制栅由体半导体衬底中的掺杂区形成。可选地，所述体半导体衬底由高纯冶金级(UMG)硅晶片、工艺硅片余料或低成本多晶硅形成。可选地，所述控制栅由形成在绝缘衬底上的金属或掺杂多晶硅形成。可选地，所述绝缘衬底为玻璃或聚酯材料，所述金属为铜、铝或镍。可选地，所述控制栅由金属衬底形成。可选地，所述浮栅可以由多晶硅或者由与所述第一和第二栅极电介质层不同的电介质材料形成。可选地，在所述浮栅由与所述第一和第二电介质层的材料不同的电介质材料形成情况下，所述第一和第二栅极电介质层由氧化硅形成，所述浮栅由氮化硅形成。可选地，所述有源层由多晶硅形成。进一步可选地，所述多晶硅是通过激光退火非晶硅形成的颗粒尺寸为50nm-100um的多晶硅。根据本发明的第二方面，提供了一种制造浮栅场效应晶体管的方法，包括对半导体衬底的一部分进行离子注入，以形成掺杂区；在所述半导体衬底上沉积第一电介质层； 在所述第一电介质层上形成浮栅层；在所述浮栅层上沉积第二电介质层；在所述第二电介质层上形成有源层；蚀刻所述第一电介质层、所述浮栅层、第二电介质层和有源层形成平台；以及对所述有源层的两个分离的部分进行离子注入，以形成源区、漏区和位于源区和漏区之间的沟道区；其中，所述沟道区在所述半导体衬底上的投影落入所述掺杂区内。可选地，所述半导体衬底由高纯冶金级(UMG)硅晶片、工艺硅片余料或低成本多晶硅形成。根据本发明的第三方面，提供了一种制造浮栅场效应晶体管的方法，包括在绝缘衬底的一部分上形成用作控制栅的导电材料层；在所述绝缘衬底和所述导电材料层上沉积第一电介质层；在所述第一电介质层上形成浮栅层；在所述浮栅层上沉积第二电介质层； 在所述第二电介质层上形成有源层；蚀刻所述第一电介质层、所述浮栅层、第二电介质层和有源层以形成平台；以及对所述有源层的两个分离的部分进行离子注入，以形成源区、漏区和位于源区和漏区之间的沟道区；其中，所述沟道区在所述绝缘衬底上的投影落入所述导电材料层的范围内。可选地，所述绝缘衬底是玻璃或聚酯材料。可选地，所述导电材料层由铜、铝、镍或掺杂多晶硅形成。根据本发明的第四方面，提供了一种制造浮栅场效应晶体管的方法，包括在金属衬底上沉积第一电介质层；在所述第一电介质层上形成浮栅层；在所述浮栅层上沉积第二电介质层；在所述第二电介质层上形成有源层；蚀刻所述第一电介质层、所述浮栅层、第二电介质层和有源层，形成平台；以及对所述有源层的两个分离的部分进行离子注入，以形成源区和漏区。可选地，所述金属衬底由铜、铝或镍形成。可选地，在根据该第二、三和四方面的制造浮栅场效应晶体管的方法中，沉积所述浮栅层包括沉积多晶硅层或者沉积与第一和第二电介质层的材料不同的电介质材料层。可选地，在沉积所述浮栅层包括沉积与第一和第二电介质层的材料不同的电介质材料层的情况下，所述第一和第二栅极电介质层由氧化硅形成，所述浮栅由氮化硅形成。可选地，在根据该第二、三和四方面的制造浮栅场效应晶体管的方法中，在所述第二电介质层上形成有源层包括在所述第二电介质层上沉积非晶硅层，晶化该非晶硅层以形成多晶硅层。可选地，晶化该非晶硅层以形成多晶硅层包括激光退火该非晶硅层以形成颗粒尺寸为50nm-100um的多晶硅层。由于根据本发明的浮栅场效应晶体管的独特的结构，可以采用相对廉价的材料， 例如高纯冶金级硅晶片、工艺硅片余料、低成本多晶硅、玻璃、聚酯材料、金属等，作为衬底， 由此可以大大降低制造成本。根据本发明的晶体管的占用面积不受控制栅的大小限制，而是由源区与漏区之间的距离限定，由此使用本发明的浮栅场效应晶体管制造闪存，能够实现更高的集成度。此外，与形成传统浮栅场效应晶体管的顶栅所需的蚀刻工艺相比，在本发明的制造浮栅场效应晶体管的方法中，蚀刻由浮栅层、栅极电介质层和有源层构成的平台结构对光刻对准、蚀刻工艺水平的要求要简单得多。此外由于本发明的晶体管的独特结构， 在后续形成源极和漏极接触金属塞时对填充工艺水平的要求相对较低。
图1示出了现有技术中的浮栅场效应晶体管的示意性剖面图。图2示出了根据本发明第一实施例的浮栅场效应晶体管的示意性剖面图。图3a_3d示出了根据本发明第一实施例的制造浮栅场效应晶体管的方法的各个阶段的示意性剖面图。图4示出了根据本发明的第二实施例的浮栅场效应晶体管的示意性剖面图。图5a_5d示出了根据本发明第二实施例的制造浮栅场效应晶体管的方法的各个阶段的示意性剖面图。图6示出了根据本发明第三实施例的浮栅场效应晶体管的示意性剖面图。
具体实施例方式为了使本发明提供的技术方案更加清楚和明白，以下参照附图并结合具体实施例，对本发明进行更详细的描述。附图是示意性的，并不一定按比例绘制，贯穿附图相同的附图标记表示相同或相似的部分。<第一实施例>
图2示出了根据本发明的第一实施例的浮栅场效应晶体管10的示意性剖面图。该晶体管10包括由半导体衬底100中的掺杂区形成的控制栅102、位于该控制栅102上的第一栅极电介质层104、该第一栅极电介质层104上的浮栅106、该浮栅106上的第二栅极电介质层108、该第二栅极电介质层108上的有源层110，该有源层中形成有源区和漏区112、以及源区和漏区之间的沟道区114。该半导体衬底100例如可以是硅衬底或锗衬底等。优选地，该衬底100可以采用廉价的硅衬底，例如高纯冶金级(UMG)硅晶片、工艺硅片余料、低成本多晶硅等形成的衬底。 形成控制栅102的掺杂区的掺杂浓度例如是Iel9-le22 cnT3，尽管图2中示出形成控制栅 102的掺杂区与第一栅极电介质层104、浮栅106、第二栅极电介质层108以及有源层110 所形成的平台对准，但实际上，该掺杂区也可以比所述平台的范围更大。第一栅极电介质层104和第二栅极电介质层108均可以由选自包含SiO2, Si3N4、HfSiOx、HfO2, ZrO2, A1203、 Ti02aa203>SrTiO3^LaAlO3或其组合的组中的一种形成，第一栅极电介质层104的厚度例如可以为lnm-300nm，第二栅极电介质层108的厚度例如可以为Inm-lOnm。浮栅106可以由多晶硅形成，或者也可以由与第一和第二电介质层不同的电介质材料形成，优选地，所述第一和第二栅极电介质层104、108由SiO2形成，浮栅106由Si3N4形成。浮栅106的厚度例如可以为Inm-lOOnm。当浮栅106由多晶硅形成时，其厚度优选为20歷-80歷。当浮栅106 由Si3N4形成时，其厚度优选为3nm-20nm。所述有源层110例如可以由Si、Ge或SiGe等形成。优选地，所述有源层110由多晶硅形成，尤其是颗粒尺寸较大的多晶硅形成，厚度例如可以为5nm-200nm。所述颗粒尺寸可以为50nm-100um，在一个特定的实例中，所述颗粒尺寸为0. 3-lOum。在另一个特定的实例中，所述颗粒尺寸为lum。虽然图2中示出了所述控制栅102与所述第一栅极电介质层104、浮栅106、第二栅极电介质层108以及所述有源层110所形成的平台对齐，但该控制栅102也可以比所述平台的范围更大。实际上，只要至少保证有源层110中的沟道区114在所述衬底100上的投影区域落入形成所述控制栅102的掺杂区内即可。图3a_d示出了根据本发明的第一实施例的制造浮栅场效应晶体管的方法的各个阶段的示意性剖面图。首先，如图3a所示，在半导体衬底100上形成图案化的掩模层(未示出)，之后对半导体衬底100的暴露区域进行掺杂并除去所述掩模层，从而形成用作控制栅的掺杂区302。 所述半导体衬底100例如是p_硅衬底，所述掺杂区302例如可以是P+掺杂区域，掺杂浓度优选为Iel9-le22 cm_3，或者所述半导体衬底100例如是n_硅衬底，所述掺杂区302例如可以是N+掺杂区域，掺杂浓度优选为Iel9-le22 cm_3。该半导体衬底100例如可以是硅衬底或锗衬底等。优选地，该衬底100可以采用廉价的硅衬底，例如高纯冶金级(UMG)硅晶片、 工艺硅片余料、低成本多晶硅等形成的衬底。
接下来，如图北所示，在所述半导体衬底100上沉积第一栅极电介质层304，在第一栅极电介质层304上形成浮栅层306，在该浮栅层306上沉积第二栅极电介质层308，以及在第二栅极电介质层308上形成有源层310。第一栅极电介质层304和第二栅极电介质层 308均可以利用诸如MOCVD (金属有机物化学气相沉积)、PECVD (等离子体化学气相沉积)、 ALCVD (原子层化学气相沉积)、溅射、电子束蒸发等的常规工艺，沉积氧化硅、氮化硅、氮氧化硅、氧氮化硅、HfSiOx、HfO2、Zr02、A1203、TiO2, La2O3> SrTiO3> LaAlO3 或其组合形成，第一栅极电介质层304的厚度例如可以为lnm-300nm，第二栅极电介质层308的厚度例如可以为 Inm-IOnm0浮栅层306可以由多晶硅形成，或者也可以由与第一和第二电介质层304、308不同的电介质材料形成，优选地，所述第一和第二栅极电介质层304、308由SW2形成，浮栅层 306由Si3N4形成。浮栅层306的厚度例如可以为Inm-lOOnm。当浮栅层306由多晶硅形成时，其厚度优选为20nm-80nm。当浮栅层306由Si3N4形成时，其厚度优选为3nm-20nm。所述有源层310例如可以由Si、Ge或SiGe等形成。优选地，所述有源层310由多晶硅形成， 尤其是由颗粒尺寸较大的多晶硅形成，在第二栅极电介质层308上形成有源层310可包括在该第二栅极电介质层308上沉积一非晶硅层，晶化该非晶硅层以形成多晶硅层，由此得到该有源层310。该晶化可利用例如热退火、激光退火或红外线照射退火实现。优选地，激光退火的温度约为一千度，时间约为几到几十纳秒。优选地，形成颗粒尺寸较大的多晶硅， 例如颗粒尺寸为50nm-100um的多晶硅。在一个特定的实例中，所述颗粒尺寸为0. 3_10um。 在另一个特定的实例中，所述颗粒尺寸为lum。该有源层310的厚度优选为5nm-200nm。然后，如图3c所示，采用常规的光刻工艺，蚀刻所述有源层310、所述第二栅极电介质层308、所述浮栅层306以及所述第一栅极电介质层304，形成与所述掺杂区302对齐的由所述有源层310、所述第二栅极电介质层308、所述浮栅层306形成的平台。可选地，也可以蚀刻所述有源层310、所述第二栅极电介质层308、所述浮栅层306以及所述第一栅极电介质层304以形成平台。虽然图中示出了所述平台与所述掺杂区对齐，但该掺杂区302 也可以比所述平台的范围更大。实际上，只要至少保证将来形成的沟道区在所述衬底上的投影区域落入所述掺杂区302内即可。再接下来，对有源层310进行源区和漏区的注入。例如，可以如图3d所示，在所述平台以及所述第一栅极电介质层304上沉积层间电介质层312，并且利用常规的光刻工艺蚀刻所述层间电介质层312，形成开口 314，以暴露有源层310的两个分离的部分。对有源层310的暴露部分执行离子注入，从而形成源区和漏区。<第二实施例>
图4示出了根据本发明的第二实施例的浮栅场效应晶体管20的示意性剖面图。该晶体管20包括位于绝缘衬底200上的导电材料(例如金属或掺杂多晶硅)形成的控制栅202、 位于该控制栅202上的第一栅极电介质层104、该第一栅极电介质层104上的浮栅106、该浮栅106上的第二栅极电介质层108、该第二栅极电介质层106上的有源层110，该有源层中形成有源区和漏区112、以及源区和漏区之间的沟道区114。该绝缘衬底200例如可以是玻璃或者聚酯材料。形成控制栅202的金属例如可以是金属铝、铜、镍等。该第二实施例中的晶体管20与第一实施例中的晶体管10的区别仅在于衬底和控制栅，因此，在此不再详细描述图4中的第一栅极电介质层104、浮栅106、第二栅极电介质层108和有源层110。虽然图4中示出了所述控制栅202与所述第一栅极电介质层104、浮栅106、第二栅极电介质层108以及所述有源层110所形成的平台对齐，但该控制栅202也可以比所述平台的范围更大。实际上，只要至少保证有源层110中的沟道区114 在所述衬底200上的投影区域落入形成所述控制栅202的区域内即可。图fe-d示出了根据本发明第二实施例的制造浮栅场效应晶体管的方法的各个阶段的示意性剖面图。首先，如图fe所示，在绝缘衬底200的一部分上形成用作控制栅的导电材料层 502。控制栅导电材料层502例如可以通过溅射铝、铜、镍等金属形成，或者由掺杂多晶硅形成。接下来，如图恥所示，在所述绝缘衬底200以及所述导电材料层502上依次沉积第一栅极电介质层504、浮栅层506、第二栅极电介质层508并形成有源层510。图恥所示的步骤与第一实施例中的图北所示的步骤的区别仅在于衬底和控制栅，因此，在此不再详细描述图恥中的第一栅极电介质层504、浮栅层506、第二栅极电介质层508和有源层510 的形成及各项参数。然后，如图5c所示，采用常规的光刻工艺，蚀刻所述有源层510、第二栅极电介质层508、以及浮栅层506，形成与所述控制栅导电材料层502对齐的由浮栅层506、第二栅极电介质层508和有源层510形成的平台。虽然图中示出了所述平台与所述控制栅导电材料层502对齐，但该控制栅导电材料层502也可以比所述平台的范围更大。实际上，只要至少保证将来形成的沟道区在所述衬底上的投影区域落入所述控制栅导电材料层502的区域内即可。再接下来，对第二 SOI层510进行源区和漏区的注入。例如，可以如图5d所示，在所述平台以及所述第一氧化物层504上沉积层间电介质层512，并且利用常规的光刻工艺蚀刻所述层间电介质层512，形成开口 514，以暴露第二 SOI层510的两个分离的部分。对第二 SOI层的暴露部分执行离子注入，从而形成源区和漏区。<第三实施例>
图6示出了根据本发明的第三实施例的浮栅场效应晶体管30的示意图。该晶体管30 与图2所示的晶体管10的区别仅在于，控制栅由金属衬底300形成，因此不再详细描述图 6中的第一栅极电介质层104、浮栅106、第二栅极电介质层108和有源层110。所述金属衬底300的材料可以是例如铜、铝、镍等。该晶体管30的形成与第一实施例中结合图!3b-3d描述的方法步骤的区别仅在于使用金属衬底并且该金属衬底用作控制栅，因此在此不再详细描述。以上通过示例性实施例描述了本发明的晶体管及制造晶体管的方法，然而，这并不意图限制本发明的保护范围。本领域技术人员可以想到的上述实施例的任何修改或变型都落入由所附权利要求限定的本发明的范围内。
权利要求
1.一种浮栅场效应晶体管，该晶体管自下而上依次包括控制栅、第一栅极电介质层、 浮栅、第二栅极电介质层、有源层，该晶体管的源区和漏区位于所述有源层中，沟道区位于所述源区和漏区之间的所述有源层中。
2.根据权利要求1所述的晶体管，其中所述控制栅由半导体衬底中的掺杂区形成。
3.根据权利要求1所述的晶体管，其中所述控制栅由形成在绝缘衬底上的金属或掺杂多晶硅形成。
4.根据权利要求1所述的晶体管，其中所述控制栅由金属衬底形成。
5.根据权利要求1-4中任一项所述的晶体管，其中所述有源层由多晶硅形成。
6.一种制造浮栅场效应晶体管的方法，包括对半导体衬底的一部分进行离子注入，以形成掺杂区； 在所述半导体衬底上沉积第一电介质层； 在所述第一电介质层上形成浮栅层； 在所述浮栅层上沉积第二电介质层； 在所述第二电介质层上形成有源层；蚀刻所述第一电介质层、所述浮栅层、第二电介质层和有源层形成平台；以及对所述有源层的两个分离的部分进行离子注入，以形成源区、漏区和位于源区和漏区之间的沟道区；其中，所述沟道区在所述半导体衬底上的投影落入所述掺杂区内。
7.—种制造浮栅场效应晶体管的方法，包括在绝缘衬底的一部分上形成用作控制栅的导电材料层； 在所述绝缘衬底和所述导电材料层上沉积第一电介质层； 在所述第一电介质层上形成浮栅层； 在所述浮栅层上沉积第二电介质层； 在所述第二电介质层上形成有源层；蚀刻所述第一电介质层、所述浮栅层、第二电介质层和有源层以形成平台；以及对所述有源层的两个分离的部分进行离子注入，以形成源区、漏区和位于源区和漏区之间的沟道区；其中，所述沟道区在所述绝缘衬底上的投影落入所述导电材料层的范围内。
8.—种制造浮栅场效应晶体管的方法，包括 在金属衬底上沉积第一电介质层；在所述第一电介质层上形成浮栅层； 在所述浮栅层上沉积第二电介质层； 在所述第二电介质层上形成有源层；蚀刻所述第一电介质层、所述浮栅层、第二电介质层和有源层，形成平台；以及对所述有源层的两个分离的部分进行离子注入，以形成源区和漏区。
9.根据权利要求6-8之一所述的方法，其中在所述第二电介质层上形成有源层包括在所述第二电介质层上沉积非晶硅层，晶化该非晶硅层以形成多晶硅层。
全文摘要
本发明提供了一种浮栅场效应晶体管及其制造方法。该浮栅场效应晶体管自下而上依次包括控制栅、第一栅极电介质层、浮栅、第二栅极电介质层、有源层，该晶体管的源区和漏区位于所述有源层中，沟道区位于所述源区和漏区之间的所述有源层中。
文档编号H01L29/788GK102263136SQ20111021481
公开日2011年11月30日 申请日期2011年7月29日 优先权日2011年7月29日
发明者朱慧珑, 梁擎擎, 钟汇才 申请人:长沙艾尔丰华电子科技有限公司